0 R Spartan-3A FPGA ファミリ - Xilinx...FPGA (フィールドプログラマブルゲート...

モジュール 1 : 製品紹介および注文情報DS529-1 (v1.7) 2008 年 5月 28 日

• 概要 • 特徴 • アーキテクチャおよびコンフィギュレーションの概要• コンフィギュレーションの概要• I/O 機能の概要• Production ステータス• サポートされるパッケージおよびパッケージマーク• 注文情報

モジュール 2 : 機能の説明DS529-2 (v1.7) 2008 年 5 月 28 日

Spartan®-3A FPGA ファミリの機能は次の資料に記載されています。

• UG331 : 『Spartan-3 ジェネレーション FPGA ユーザーガイド』 − クロックリソース− デジタルクロックマネージャ (DCM)− ブロック RAM− コンフィギャブルロジックブロック (CLB)

- 分散 RAM- SRL16 シフトレジスタ- キャリーおよび演算ロジック

− I/O リソース− エンベデッド乗算器ブロック− プログラム可能なインターコネクト− ISE® デザインツールおよび IP コア− エンベデッドプロセッサおよびコントロールソリューション− ピンタイプおよびパッケージの概要− パッケージの図面− FPGA の電源− 電力管理

• UG332 : 『Spartan-3 ジェネレーションコンフィギュレーションガイド』 − コンフィギュレーションの概要− コンフィギュレーションピンおよびピンの動作

− ビットストリームのサイズ− 各モードの詳細

- Platform Flash PROM を使用したマスタシリアルモード- SPI Serial Flash PROM を使用したマスタ SPI モード- SPI Parallel Flash PROM を使用したマスタ BPI モード- プロセッサを使用したスレーブパラレル (SelectMAP)- プロセッサを使用したスレーブシリアル- JTAG モード

− ISE iMPACT プログラミング例− MultiBoot リコンフィギュレーション− Device DNA を使用したデザイン検証

• UG334 : 『Spartan-3A/3AN FPGA スタータキットユーザーガイド』

モジュール 3 : DC 特性およびスイッチ特性DS529-3 (v1.7) 2008 年 5月 28 日

• DC 電気特性− 絶対最大定格− 電源仕様− 推奨動作条件

• スイッチ特性− I/O のタイミング− コンフィギャブルロジックブロック (CLB) のタイミング− 乗算器のタイミング− ブロック RAM のタイミング− デジタルクロックマネージャ (DCM) のタイミング− サスペンドモードのタイミング− Device DNA のタイミング− コンフィギュレーションおよび JTAG のタイミング

モジュール 4 : ピン配置の説明DS529-4 (v1.7) 2008 年 5月 28 日

• ピンの説明• パッケージの概要• ピン配置表• フットプリント図

0

Spartan-3A FPGA ファミリ : データシート ( 全モジュール )

DS529 2008 年 5 月 28 日 0 0 Product 製品仕様

R

Spartan-3A FPGA ステータス

XC3S50A PRODUCTION

XC3S200A PRODUCTION

XC3S400A PRODUCTION

XC3S700A PRODUCTION

XC3S1400A PRODUCTION

japan.xilinx.com/spartan3a

DS529 2008 年 5 月 28 日 japan.xilinx.com 1

© 2006-2008 Xilinx, Inc. All rights reserved. All Xilinx trademarks, registered trademarks, patents, and disclaimers are as listed at http://japan.xilinx.com/legal.htm. PCI is a registered trademark of the PCI-SIG. All other trademarks are the property of their respective owners. All specifications are subject to change without notice.

http://japan.xilinx.com/support/documentation/spartan-3a.htmhttp://japan.xilinx.com/bvdocs/userguides/ug334.pdfhttp://japan.xilinx.com/support/documentation/spartan-3a.htmhttp://japan.xilinx.comhttp:www.xilinx.com/legal.htmhttp://www.xilinx.com/legal.htmhttp://www.xilinx.com/legal.htm

Spartan-3A FPGA ファミリ : データシート (全モジュール)R

2 japan.xilinx.com DS529 2008 年 5 月 28 日

http://japan.xilinx.com

概要FPGA (フィールドプログラマブルゲートアレイ ) のSpartan®-3A ファミリは、低価格かつ I/O 数を重視した大量生産が必要な家庭用電化製品向けに設計されています。このファミリ

には、表 1 に示すように 5 種類のデバイスが含まれ、集積度は 5万から 140 万です。

Spartan-3A ファミリは、 Spartan-3E および Spartan-3 FPGA ファミリを基に開発されています。Spartan-3A ファミリは、旧世代と比較して各 I/O 数が増加され、I/O ごとのコストが削減されています。この結果、システムパフォーマンスが改善され、コンフィギュレーション費用も削減されるようになりました。これらの改善点と最先端の 90nm プロセス技術により、以前は不可能であった機能とバンド幅を達成できるようになったため、Spartan-3A ファミリはプログラマブルロジック業界の新たな標準となっています。

Spartan-3A FPGA は非常に低価格なため、ブロードバンドアクセス、ホームネットワーキング、ディスプレイ /プロジェクタ、デジタル TV などの幅広い家庭用電化製品に適しています。

Spartan-3A ファミリは、マスクプログラムの ASIC に代わる優れたデバイスです。 FPGA の場合、従来の ASIC のように初期費用が高い、開発期間が長い、柔軟性がないといったデメリットがなく、

フィールドでデザインのアップグレードが可能です。

機能• 量産および家庭用アプリケーションを対象とした、低価格で

高性能なロジックソリューション• デュアルレンジ VCCAUX 電源により 3.3V のみを使用するデザ

インへ単純化

• サスペンドモードおよびハイバーネートモードによるシステム電力の削減

• 複数電圧、複数の SelectIO™ 規格に対応するインターフェイスピン♦ 最高で 502 個の I/O ピンまたは 227 組の差動信号ペア♦ シングルエンドの信号規格 (LVCMOS、 LVTTL、

HSTL、 SSTL)♦ 3.3V、 2.5V、 1.8V、 1.5V、 1.2V の信号♦ ピン当り最大 24mA まで出力駆動能力を選択可能♦ QUIETIO 規格により I/O スイッチノイズを軽減♦ 3.3V ± 10% に完全互換、ホットスワップに準拠♦ 差動 I/O 当り 640+ Mbps のデータ転送速度♦ SCD 4103 使用の場合は 750Mbps ♦ 差動終端レジスタ付き LVDS、 RSDS、 mini-LVDS、

HSTL/SSTL 差動 I/O♦ 機能強化されたダブルデータレート (DDR) のサポート♦ DDR/DDR2 SDRAM を最大で 400Mbps までサポート

♦ 32/64 ビットに完全準拠、 33/66MHz PCI® テクノロジをサポート

• 豊富で柔軟なロジックリソース♦ オプションのシフトレジスタや分散 RAM のサポート

も含めて最大で 25,344 のロジックセル集積度♦ 効果的な多入力マルチプレクサ、多入力ロジック♦ 高速ルックアヘッドキャリーロジック♦ 機能強化されたパイプライン付き (オプション ) 18 x 18

乗算器

♦ IEEE 1149.1/1532 JTAG プログラム / デバッグポート• 階層構造の SelectRAM™ メモリアーキテクチャ

♦ 最大 576Kb の高速ブロック RAM ( プロセッサアプリケーションによるバイト書き込み可 )

♦ 最大 176 Kb の効果的な分散 RAM• 最大 8 個のデジタルクロックマネージャ (DCM)

♦ クロックスキューの削除 ( 遅延ロックループ )♦ 周波数の合成、乗算、除算♦ 高性能位相シフト♦ 広範囲な周波数範囲 (5MHz ～ 320MHz 以上 )

• 8 つの低スキューグローバルクロックネットワーク、デバイスの半分ごとに 8 つのクロックを追加、多数のロースキュー配線

• 業界標準 PROM に対応するコンフィギュレーションインターフェイス

♦ 低価格、スペース削減の SPI シリアルフラッシュ PROM

♦ x8 または x8/x16 のパラレル NOR フラッシュ PROM♦ 低価格のザイリンクス Platform Flash (JTAG 準拠 )♦ デザイン認証機能に有効な Device DNA♦ FPGA 制御による複数のビットストリームのロード

• ザイリンクス開発システムソフトウェア ISE® および WebPACK™ の完全サポート、 Spartan-3A スタータキットの提供

• MicroBlaze™ および PicoBlaze™ エンベデッドコア• 低コストの QFP および BGA パッケージオプション、

鉛フリー (Pb フリー ) オプション♦ 共有フットプリントによって簡単に集積度を移行可能♦ 選択する Spartan-3AN 不揮発性 FPGA と互換性がある♦ より高集積な Spartan-3A DSP FPGA と互換性がある♦ XA オートモーティブバージョンあり

Spartan-3A FPGA ファミリ : 製品紹介および注文情報

DS529-1 (v1.7) 2008 年 5 月 28 日 Product 製品仕様

R

DS529-1 (v1.7) 2008 年 5 月 28 日 japan.xilinx.com 機能 3Product 製品仕様


http://japan.xilinx.comhttp:www.xilinx.com/legal.htmhttp://japan.xilinx.com/microblazehttp://japan.xilinx.com/picoblazehttp://www.xilinx.com/support/documentation/data_sheets/ds681.pdfhttp://japan.xilinx.com/spartan3adsphttp://japan.xilinx.com/spartan3anhttp://www.xilinx.com/legal.htmhttp://www.xilinx.com/legal.htmhttp://japan.xilinx.com/platformflash/http://japan.xilinx.com/isehttp://japan.xilinx.com/ise/logic_design_prod/webpack.htmhttp://japan.xilinx.com/s3astarter

製品紹介および注文情報R

表 1 : Spartan-3A FPGA の特徴

デバイスシステムゲート数

ロジックセル数

CLB アレイ(1 CLB = 4 スライス )

分散 RAMビット (1)

ブロック RAMビット (1) 専用乗算器 DCM

最大ユーザーI/O 数

最大差動 I/O ペア数行列

CLB数

スライス数

XC3S50A 50K 1,584 16 12 176 704 11K 54K 3 2 144 64XC3S200A 200K 4,032 32 16 448 1,792 28K 288K 16 4 248 112XC3S400A 400K 8,064 40 24 896 3,584 56K 360K 20 4 311 142XC3S700A 700K 13,248 48 32 1,472 5,888 92K 360K 20 8 372 165XC3S1400A 1400K 25,344 72 40 2,816 11,264 176K 576K 32 8 502 227

メモ :1. 1Kb は 1,024 ビットです。

機能 4 japan.xilinx.com DS529-1 (v1.7) 2008 年 5 月 28 日Product 製品仕様



アーキテクチャの概要Spartan-3A ファミリには、次の 5 つの基本的なプログラムできるエレメントが含まれています。

• コンフィギャブルロジックブロック (CLB) : ロジックおよびフリップフロップまたはラッチとして使用される記憶素子を

インプリメントする、柔軟なルックアップテーブル (LUT) が含まれています。 CLB では、データの格納およびさまざまな論理機能が実行されています。

• 入出力ブロック (IOB) : デバイスの I/O ピンと内部ロジック間のデータフローを制御します。各 IOB では、双方向のデータフローとトライステートの動作がサポートされます。また、パフォーマンスに優れた複数の差動信号規格を含め、

さまざまな信号規格がサポートされています。ダブルデータレート (DDR) レジスタも含まれます。

• ブロック RAM : 18Kb のデュアルポートブロック形式でデータを格納します。

• 乗算ブロック : 2 つの 18 ビットの 2 進数を入力として受け取り、積を算出します。

• デジタルクロックマネージャ (DCM) ブロック : クロック信号の分配、遅延調整、逓倍、分周、および位相シフトを実

行するための、自己校正機能を持った完全なデジタルソリューションを提供します。

これらは、図 1 に示すように、 IOB が CLB のアレイの周りを囲むように配置されています。各デバイスには 2 列のブロックRAM が含まれます (XC3S50A のみ 1 列)。各ブロック RAM の列には、 18Kb の RAM ブロックが複数含まれ、専用の乗算器に接続されています。 DCM はデバイス上下の中央部に 2 つずつ配置されます。ただし、 XC3S50A では DCM は上部にのみ配置され、 XC3S700A および XC3S1400A では、ブロック RAM および乗算器の 2 列の間に 2 つの DCM が追加されます。

Spartan-3A ファミリには、これら 5 つのエレメントすべてを相互接続し、信号を相互に伝送するネットワーク機能があります。 5 つのエレメントには、配線に対して複数接続を可能にするスイッチ

マトリックスがそれぞれ含まれます。

図 1 : Spartan-3A ファミリのアーキテクチャ

CLB

Blo

ck R

AM

Mul

tiplie

r

DCM

IOBs

IOBs

DS312-1_01_032606

IOB

s

IOB

s

DCM

Blo

ck R

AM

/ M

ultip

lier

DCM

CLBs

IOBs

OBs

DCM

メモ :1. XC3S700A および XC3S1400A には、左右にそれぞれ DCM が 2 つ追加されます ( 図の点線部分 )。 XC3S50A には、

DCM は上部に 2 つのみ配置され、ブロック RAM/ 乗算器列は 1 列のみです。

DS529-1 (v1.7) 2008 年 5 月 28 日 japan.xilinx.com 機能 5Product 製品仕様



)

入

コンフィギュレーションSpartan-3A FPGA は、エレメントおよび配線リソースを一括制御するリプログラマブルでスタティックな CCL (CMOS コンフィギュレーションラッチ) にコンフィギュレーションデータを読み込むことでプログラムされます。 FPGA のコンフィギュレーションデータは、ボード上またはボード外のいずれかにあるPROM またはほかの不揮発性媒体に保存されます。電源を投入すると、コンフィギュレーションデータは次の 7 つのいずれかのモードを使用して FPGA に書き込まれます。

• ザイリンクス Platform Flash PROM からのマスタシリアル• 業界標準の SPI シリアルフラッシュメモリからの SPI

( シリアルペリフェラルインターフェイス )• 業界標準 x8 または x8/x16 のパラレル NOR フラッシュメ

モリからの BPI ( バイトペリフェラルインターフェイス ) アップ

• スレーブシリアル ( 通常はプロセッサからダウンロード )• スレーブパラレル ( 通常はプロセッサからダウンロード )• バウンダリスキャン (JTAG) ( 通常はプロセッサまたはシス

テムテスタからダウンロード )さらに、 Spartan-3A FPGA は MultiBoot コンフィギュレーションをサポートし、 SPI シリアルフラッシュメモリまたはパラレル NOR フラッシュメモリに 2 つ以上の FPGA ビットストリームを保存します。 FPGA アプリケーションで次に読み込むコンフィギュレーションビットストリームやそのタイミングをコントロールします。

また、各 Spartan-3A FPGA には、トラッキング、デザインの複製防止、 IP の保護を目的とした Device DNA があらかじめ設定されています。

I/O 機能Spartan-3A FPGA の SelectIO インターフェイスでは、多くのシングルエンド規格および差動規格がサポートされます。表 2 に、各デバイス/パッケージの組み合わせで使用可能なユーザー I/Oおよび差動 I/O ペアの数を示します。表 2 に示すように、ユーザー I/O の一部は一方向の入力専用ピンです。

Spartan-3A FPGA でサポートされるシングルエンド規格は次のとおりです。

• 3.3V 低電圧 TTL (LVTTL)• 3.3V、 2.5V、 1.8V、 1.5V、 1.2V の低電圧 CMOS

(LVCMOS)• 33MHz または 66MHz の 3.3V PCI• 1.5V および 1.8V の HSTL I、 II、 III ( メモリアプリケー

ションでよく使用される )• 1.8V、 2.5V および 3.3V の SSTL I、 II ( メモリアプリケー

ションでよく使用される )Spartan-3A FPGA でサポートされる差動規格は次のとおりです。

• 2.5V または 3.3V の LVDS、 mini-LVDS、 RSDS、および PPDS I/O

• 2.5V のバス LVDS I/O• 3.3V の TMDS I/O• 差動 HSTL および差動 SSTL I/O• 2.5V または 3.3V で LVPECL 入力

表 2 : 使用可能なユーザー I/O と差動 I/O ペア数

デバイス

VQ100VQG100

TQ144TQG144

FT256FTG256

FG320FGG320

FG400FGG400

FG484FGG484

FG676FGG676

ユーザー差動

ユーザー差動

ユーザー差動

ユーザー差動

ユーザー差動

ユーザー差動

ユーザー差動

XC3S50A 68(13)60

(24)108(7)

50(24)

144 (32)

64 (32) - - - - - - - -

XC3S200A 68(13)60

(24) - -195(35)

90(50)

248(56)

112 (64) - - - - - -

XC3S400A - - - - 195(35)90

(50)251(59)

112 (64)

311(63)

142(78) - - - -

XC3S700A - - - - 161(13)74

(36) - -311(63)

142(78)

372(84)

165(93) - -

XC3S1400A - - - - 161(13)74

(36) - - - -375(87)

165(93)

502(94)

227(131

メモ :1. 上の数値の太字は I/O および入力専用ピンの最大数です。かっこ内の数値は入力専用ピンの数を示しています。差動 (Diff) の入力専用ピン数は、差動

力に制限される I/O バンク内での入力専用の差動ペアと I/O ピンの差動ペアの両方を含みます。

コンフィギュレーション 6 japan.xilinx.com DS529-1 (v1.7) 2008 年 5 月 28 日Product 製品仕様

http://japan.xilinx.comhttp://japan.xilinx.com/products/silicon_solutions/proms/pfp/


Production ステータス表 3 に、各 Spartan-3A FPGA の Production ステータスを温度範囲およびスピードグレード別に示します。また、コンフィギュレーションビットストリームを作成するのに有効な最も古いス

ピードファイルのバージョンも記載しています。それ以降のバージョンはサポートされています。

パッケージマーク図 2 は Spartan-3A FPGA の QFP (クワッドフラットパッケージ)のマーク例を示しています。図 3 は BGA パッケージのマーク例です。 BGA パッケージのマークはクワッドフラットパッケージとほぼ同じですが、ボール A1 の位置だけが異なります。

5C および 4I パーツの組み合わせは、 5C/4I とマークされます。

表 3 : Spartan-3A FPGA ファミリの製品ステータス (Production ステータスのスピードファイル )

温度範囲コマーシャル (C) インダストリアルスピードグレード標準 (–4) 高性能 (–5) 標準 (–4)

デバ

イス

番号

XC3S50A Production(v1.35)Production

(v1.35)Production

(v1.35)


(v1.35)Production

(v1.35)


(v1.36)Production

(v1.36)


(v1.35)Production

(v1.34)


(v1.35)Production

(v1.34)

図 2 : Spartan-3A QFP パッケージのマーク例

Date Code

Mask Revision Code

Process Technology

XC3S50ATM

TQ144AGQ0625D1234567A

4C

SPARTANDevice Type

Package

Speed Grade

Temperature Range

Fabrication Code

Pin P1

R

R

DS529-1_03_080406

Lot Code

デバイスタイプパッケージ

スピードグレード温度範囲

マスクリビジョンコード

製造コード

プロセスコード

日付コード

ロットコード

ピン P1

図 3 : Spartan-3A BGA パッケージのマーク例

Lot Code

Date CodeXC3S50ATM

4C

SPARTANDevice Type

BGA Ball A1

Package

Speed Grade

Temperature Range

R

R

DS529-1_02_021206

FT256 AGQ0625D1234567A

Mask Revision Code

Process CodeFabrication Code

マスクリビジョンコードBGA ボール A1

デバイスタイプパッケージ

スピードグレード温度範囲

製造コード

プロセスコード

日付コード

ロットコード

DS529-1 (v1.7) 2008 年 5 月 28 日 japan.xilinx.com Production ステータス 7Product 製品仕様



注文情報Spartan-3A FPGA では、すべてのデバイス / パッケージの組み合わせに標準パッケージと鉛フリーパッケージがあります。鉛フリーパッケージには、注文コードにアルファベットの「G」が含まれます。

標準パッケージ

鉛フリーパッケージ

改定履歴

次の表に、この資料の改訂履歴を示します。

XC3S50A -4 FT 256 C

Device Type

Speed Grade

Temperature Range:C = Commercial (TJ = 0

oC to 85oC)I = Industrial (TJ = -40

oC to 100oC)

Package Type Number of Pins

Example:

DS529-1_05_021206

例 :

デバイスタイプ

スピードグレード

パッケージタイプ

温度範囲

C = コマーシャル (TJ = 0°C ～ 85°C）I = インダストリアル (TJ = -40°C ～ 100°C）

ピン数

XC3S50A -4 FT 256 C

Device Type

Speed Grade-4: Standard Performance-5: High Performance (Commercial only)

Temperature Range:C = Commercial (TJ = 0

oC to 85oC)I = Industrial (TJ = -40

oC to 100oC)

Package Type

Number of Pins

Pb-free

GExample:

DS529-1_04_080306

例 :

デバイスタイプ

-4 : 標準パフォーマンス-5 : 高速パフォーマンス ( コマーシャルグレードのみ )

パッケージタイプ


温度範囲

C = コマーシャル (TJ = 0°C ～ 85°C）I = インダストリアル (TJ = -40°C ～ 100°C）ピン数

鉛フリー

デバイススピードグレードパッケージタイプ / ピン数温度範囲 (TJ)XC3S50A –4 標準パフォーマンス VQ(G)100 100 ピンの VQFP (Very Thin Quad Flat Pack) C コマーシャル

(0°C ～ 85°C)XC3S200A –5 高速パフォーマンス TQ(G)144 144 ピンの TQFP (Thin Quad Flat Pack) I インダストリアル

(-40°C ～ 100°C)XC3S400A FT(G)256 256 ボールの FTBGA (Fine-Pitch Thin Ball Grid Array )XC3S700A FG(G)320 320 ボールの FBGA (Fine-Pitch Ball Grid Array)XC3S1400A FG(G)400 400 ボールの FBGA (Fine-Pitch Ball Grid Array )

FG(G)484 484 ボールの FBGA (Fine-Pitch Ball Grid Array)FG(G)676 676 ボールの FBGA (Fine-Pitch Ball Grid Array)

メモ :1. -5 スピードグレードは、コマーシャル温度範囲のみです。2. XA オートモーティブ Spartan-3A FPGA の詳細は DS681 を参照してください。

日付バージョン改定内容

2006/12/05 1.0 初版リリース2007/02/02 1.1 Preliminary に移行。表 1 の XC3S50A の差動 I/O ピンの最大数を変更。表 2 の差動入力のみ

のピン数を変更。

2007/03/16 1.2 フォーマット修正。2007/04/23 1.3 「Production ステータス」の追加。2007/05/08 1.4 XC3S400A を Production へ変更。2007/07/10 1.4.1 微修正。

注文情報 8 japan.xilinx.com DS529-1 (v1.7) 2008 年 5 月 28 日Product 製品仕様

http://www.xilinx.com/support/documentation/data_sheets/ds681.pdfhttp://japan.xilinx.com


2008/04/15 1.6 XC3S50A および XC3S200A に VQ100 を追加、 XC3S700A および XC3S1400A に FT256 を追加。 SCD 4103 の転送速度 750Mbps を追加。

2008/05/28 1.7 XA オートモーティブの情報追加。

日付バージョン改定内容

DS529-1 (v1.7) 2008 年 5 月 28 日 japan.xilinx.com 改定履歴 9Product 製品仕様

http://japan.xilinx.com/support/documentation/data_sheets/ds681.pdfhttp://japan.xilinx.com


改定履歴 10 japan.xilinx.com DS529-1 (v1.7) 2008 年 5 月 28 日Product 製品仕様


Spartan-3A FPGA デザインSpartan™-3A FPGA ファミリの機能が次の資料に記載されています。各ユーザーガイドの項目を次に示します。

• UG331: 『Spartan-3 ジェネレーション FPGA ユーザーガイド』japan.xilinx.com/support/documentation/spartan-3a_user_guides.htm♦ クロックリソース♦ デジタルクロックマネージャ (DCM)♦ ブロック RAM♦ コンフィギャブルロジックブロック (CLB)

- 分散 RAM- SRL16 シフトレジスタ- キャリーおよび演算ロジック

♦ I/O リソース♦ エンベデッド乗算器ブロック♦ プログラム可能なインターコネクト♦ ISE® デザインツール♦ IP コア♦ エンベデッドプロセッサおよび制御ソリューション♦ ピンタイプおよびパッケージの概要♦ パッケージの図面♦ FPGA の電源♦ 電力管理

• UG332 : 『 Spartan-3 ジェネレーションコンフィギュレーションガイド』japan.xilinx.com/support/documentation/spartan-3a_user_guides.htm♦ コンフィギュレーションの概要

- コンフィギュレーションピンおよびピンの動作- ビットストリームのサイズ

♦ 各モードの詳細

- ザイリンクス Platform Flash PROM を使用したマスタシリアルモード

- SPI Serial Flash PROM を使用したマスタ SPI モード

- Parallel NOR Flash PROM を使用したマスタ BPI モード

- プロセッサを使用したスレーブパラレル (SelectMAP)

- プロセッサを使用したスレーブシリアル- JTAG モード

♦ ISE iMPACT プログラミング例♦ MultiBoot リコンフィギュレーション

♦ Device DNA を使用したデザイン検証

アプリケーションの例は、 Spartan-3 FPGA のアプリケーションノートを参照してください。

• Spartan-3A FPGA のアプリケーションノートjapan.xilinx.com/support/documentation/spartan-3a_application_notes.htm

特定のハードウェアの例は、 Spartan-3A スタータキットボードのウェブサイトを参照してください。多様なデザイン例およびユーザーガイドへのリンクがあります。

• Spartan-3A/3AN FPGA スタータキットボードのサイトjapan.xilinx.com/s3astarter

• UG334 : 『Spartan-3A/2AN FPGA スタータキットユーザーガイド』japan.xilinx.com/support/documentation/spartan-3a_board_and_kit_documentation.htm

Spartan-3A ファミリのオートモーティブ版 (XA) の詳細は、以下のデータシートを参照してください。

DS681 : 『XA Spartan-3A オートモーティブ FPGA ファミリデータシート』

j a p a n . x i l i n x . c o m / s u p p o r t / d o c u m e n t a -tion/automotive_xa_devices.htm#23019

次のサイトからザイリンクスのアラートユーザーアカウントを作成すると、データシートのアップデートが e-mail で通知されるよう登録できます。

ザイリンクスアラートの e-mail 通知登録japan.xilinx.com/support/answers/19380.htm

Spartan-3A FPGA ファミリ : 機能の説明

DS529-2 (v1.7) 2008 年 5 月 28 日 0 0 Product 製品仕様

R

DS529-2 (v1.7) 2008 年 5 月 28 日 japan.xilinx.com 11Product 製品仕様


http://japan.xilinx.com/support/documentation/spartan-3a_application_notes.htmhttp://japan.xilinx.com/support/answers/19380.htmhttp://japan.xilinx.com/support/documentation/spartan-3a_user_guides.htmhttp://japan.xilinx.com/support/documentation/spartan-3a_user_guides.htmhttp://www.xilinx.com/s3astarterhttp://japan.xilinx.com/support/documentation/spartan-3a_board_and_kit_documentation.htmhttp://japan.xilinx.com/support/documentation/automotive_xa_devices.htm#23019http://japan.xilinx.comhttp:www.xilinx.com/legal.htmhttp://www.xilinx.com/legal.htmhttp://www.xilinx.com/legal.htm

機能の説明R

関連する製品ファミリSpartan-3AN 不揮発性 FPGA ファミリは、 Spartan-3A FPGAファミリと類似したアーキテクチャですが、 Spartan-3AN にはインシステムフラッシュメモリがあり、セレクトピン互換のパッケージオプションが提供されています。

• DS557 : 『 Spartan-3AN FPGA ファミリデータシート』http://japan.xilinx.com/support/documentation/spartan-3an.htm

互換性のある Spartan-3A DSP FPGA ファミリは、18 ビットの乗算器が DSP48A ブロックに置き換えられ、またブロック RAM の容量と数量が増加しています。 Spartan-3A DSP FPGA ファミリの 2 つのデバイス集積度は Spartan-3A より拡張し、 37,440 個と53,712 個のロジックセルです。

• DS610 : 『Spartan-3A DSP FPGA ファミリ : すべてのデータシート』http://japan.xilinx.com/support/documentation/spartan-3a_dsp.htm

• UG431 : 『Spartan-3A DSP FPGA ユーザーガイドの XtremeDSP DSP48A』http://japan.xilinx.com/support/documentation/spartan-3a_dsp_user_guides.htm

改訂履歴

次の表に、この文書の改訂履歴を示します。

日付バージョン改訂内容

2006/12/05 1.0 初版リリース2007/02/02 1.1 Preliminary ステータスへ移行。2007/03/16 1.2 不揮発性 Spartan-3AN FPGA ファミリの相互参照を追加。2007/04/23 1.3 互換性のある Spartan-3A DSP ファミリの相互参照を追加。2007/07/10 1.4 スタータキットの参照を UG334 へのリンクに変更。2008/04/15 1.6 トレードマークの変更。2008/05/28 1.7 XA オートモーティブバージョン情報を追加。

関連する製品ファミリ 12 japan.xilinx.com DS529-2 (v1.7) 2008 年 5 月 28 日Product 製品仕様

http://japan.xilinx.com/support/documentation/spartan-3an.htmhttp://japan.xilinx.com/support/documentation/spartan-3a_dsp.htmhttp://japan.xilinx.com/support/documentation/spartan-3a_dsp_user_guides.htmhttp://japan.xilinx.com/support/documentation/data_sheets/ds681.pdfhttp://japan.xilinx.com

DC 電気特性ここに記載されている内容は、 Advance 製品仕様、 Preliminary製品仕様、または Production 製品仕様のいずれかに該当し、それぞれ次のように定義されます。

Advance : シミュレーション、初期段階の特性評価、およびその他のデバイスファミリの特性から推定される値に基づいた初期概算値であり、これらの値は変更される可能性があります。概算

値として使用し、製品用には使用しないでください。

Preliminary : 特性評価に基づいており、今後の変更予定はありません。

Production : 多数の製造ロットで特性評価され、認定されたものです。パラメータ値は安定し、今後の変更予定はありません。

すべてのパラメータの最大/最小値は、ワーストケースの供給電圧およびジャンクション温度の条件に基づいています。特記のな

い限り、パラメータ値はすべての Spartan®-3A デバイスに適用されます。 AC 特性および DC 特性は、コマーシャルグレードとインダストリアルグレードの両方で同じ数値を使用して指定されています。

絶対最大定格

表 4 に示す絶対最大定格を超える値を使用すると、デバイスに恒久的な破損を与える場合があります。ここに示す値はストレス定

格のみを示すものであり、これらの定格値または推奨動作条件の

範囲外においてデバイスが正常に動作することを示すものではあ

りません。デバイスを絶対最大定格の状態で長時間使用すると、

デバイスの信頼性に悪影響を与えます。

Spartan-3A FPGA ファミリ : DC 特性およびスイッチ特性

DS529-3 (v1.7) 2008 年 5 月 28 日 0 0 Product 製品仕様

R

表 4 : 絶対最大定格シンボル説明条件最小最大単位VCCINT 内部電源電圧 –0.5 1.32 VVCCAUX 補助電源電圧 –0.5 3.75 V

VCCO 出力ドライバ電源電圧 –0.5 3.75 VVREF 入力参照電圧 –0.5 VCCO + 0.5 V

VINすべてのユーザー I/O ピンおよび多目的ピンに適用される電圧

ハイインピーダンス状態のドライバ –0.95 4.6 V

すべての専用ピンに適用される電圧 –0.5 4.6 V

VESD

静電気放電電圧ヒューマンボディモデル (HBM) – ±2000 Vデバイス帯電モデル – ±500 Vマシンモデル (MM) – ±200 V

TJ ジャンクション温度 – 125 °CTSTG ストレージ温度 –65 150 °C

メモ :1. はんだ付けのガイドラインは、ユーザーガイド UG112 : 『デバイスパッケージユーザーガイド』およびアプリケーションノート XAPP427 :

『鉛フリーパッケージのインプリメンテーションおよびはんだリフロー』を参照してください。



http://japan.xilinx.com/support/documentation/spartan-3a_user_guides.htmhttp://japan.xilinx.com/bvdocs/appnotes/xapp427.pdfhttp://japan.xilinx.comhttp:www.xilinx.com/legal.htmhttp://www.xilinx.com/legal.htmhttp://www.xilinx.com/legal.htm

DC 特性およびスイッチ特性R

電源仕様表 5 : パワーオンリセットの電源電圧しきい値

シンボル説明最小最大単位

VCCINTT VCCINT 電源のしきい値 0.4 1.0 VVCCAUXT VCCAUX 電源のしきい値 1.0 2.0 VVCCO2T VCCO バンク 2 電源のしきい値 1.0 2.0 V

メモ :1. VCCINT、 VCCAUX、および VCCO 電源の投入に指定された順序はありません。ただし、 FPGA のコンフィギュレーションソース (Platform

Flash、 SPI Flash、パラレル NOR フラッシュ、マイクロコントローラ ) には特定の要件がある場合があります。使用するコンフィギュレーションソースのデータシートを確認してください。総消費電力が最小の場合は、 VCCINT を最後に投入してください (詳細は、 UG331 : 『Spartan-3 ジェネレーション FPGA ユーザーガイド』を参照してください)。

2. 電源投入を適切に行うには、 VCCINT、 VCCO バンク 2、および VCCAUX 電源電圧をそれぞれのしきい値電圧まで単調に増加させてください。

表 6 : 電源電圧のランプレート

シンボル説明最小最大単位

VCCINTR GND から有効な VCCINT 電源レベルまでのランプレート 0.2 100 msVCCAUXR GND から有効な VCCAUX 電源レベルまでのランプレート 0.2 100 msVCCO2R GND から有効な VCCO バンク 2 電源レベルまでのランプレート 0.2 100 ms

メモ :1. FPGA への VCCINT、 VCCAUX、および VCCO 電源の投入に指定された順序はありません。ただし、 FPGA のコンフィギュレーションソース

(Platform Flash、 SPI Flash、パラレル NOR フラッシュ、マイクロコントローラ ) には特定の要件がある場合があります。使用するコンフィギュレーションソースのデータシートを確認してください。総消費電力が最小の場合は、 VCCINT を最後に投入してください (詳細は、 UG331 : 『Spartan-3 ジェネレーション FPGA ユーザーガイド』を参照してください)。

2. 電源投入を適切に行うには、 VCCINT、 VCCO バンク 2、および VCCAUX 電源電圧をそれぞれのしきい値電圧まで単調に増加させてください。

表 7 : CCL (CMOS Configuration Latch) および RAM のデータを保持するために必要な電源電圧レベル

シンボル説明最小単位

VDRINT CCL (CMOS Configuration Latch) および RAM のデータを保持するために必要な VCCINT レベル

1.0 V

VDRAUX CCL (CMOS Configuration Latch) および RAM のデータを保持するために必要な VCCAUX レベル

2.0 V

14 japan.xilinx.com DS529-3 (v1.7) 2008 年 5 月 28 日Product 製品仕様

http://japan.xilinx.com/support/documentation/spartan-3a_user_guides.htmhttp://japan.xilinx.com/support/documentation/spartan-3a_user_guides.htmhttp://japan.xilinx.com/support/documentation/spartan-3a_user_guides.htmhttp://japan.xilinx.com


一般推奨動作条件

表 8 : 一般推奨動作条件シンボル説明最小標準最大単位

TJ ジャンクション温度コマーシャル 0 – 85 ℃インダストリアル –40 – 100 ℃

VCCINT 内部電源電圧 1.14 1.20 1.26 VVCCO(1) 出力ドライバ電源電圧 1.10 – 3.60 VVCCAUX 補助電源電圧 VCCAUX = 2.5 2.25 2.50 2.75 V

VCCAUX = 3.3 3.00 3.30 3.60 VVIN 入力電圧 (2) PCI IOSTANDARD –0.5 – VCCO+0.5 V

その他すべての IOSTANDARD

–0.5 – 4.10 V

TIN 入力信号遷移時間 (3) – – 500 ns

メモ :1. ここに記載されている VCCO 範囲は、使用可能なすべての I/O 規格に対する最小および最大動作電圧範囲を示します。表 11 にシングルエンドの

I/O 規格に対する推奨 VCCO 範囲、表 13 に差動規格に対する VCCO 範囲を示します。2. 詳細は、 XAPP459 : 『Spartan-3 Generation FPGA のユーザー I/O ピンへ大きな変動のシングルエンド信号をインターフェイスする際にカップリ

ング影響を除去』を参照してください3. VCCO の 10% ～ 90% の間で測定されています。シグナルインテグリティに従ってください。


http://japan.xilinx.com/products/design_resources/signal_integrity/index.htmhttp://japan.xilinx.comhttp://japan.xilinx.com/support/documentation/spartan-3a.htm#22804


I/O ピンの一般的な DC 特性表 9 : ユーザー I/O ピン、多目的ピン、および専用ピンの一般的な DC 特性

シンボル説明テスト条件最小標準最大

単

位

IL ユーザー I/O ピン、入力のみのピン、多目的ピン、および

専用ピンの漏洩電流 (FPGA は電源投入済み)

ドライバはハイインピーダンス状態、VIN = 0 または VCCO の最大値でのサンプルテスト

–10 – +10 µA

IHS ホットプラグイン中の漏洩電流 (FPGA は電源未投入)

INIT_B ピン、 PROG_B ピン、 DONE ピンおよび JTAG ピンを除くすべてのピン (PUDC_B = 1 の場合)

–10 – +10 µA

INIT_B ピン、 PROG_B ピン、 DONE ピンおよび JTAG ピンまたはその他のピン (PUDC_B = 0 の場合)

Add IHS + IRPU を追加

µA

IRPU(2) ユーザー I/O ピン、多目的ピン、入力のみのピン、および

専用ピンに接続されるプル

アップ抵抗の電流。専用ピン

は VCCAUX から電源供給

VIN = GND VCCO または VCCAUX = 3.0V ～ 3.6V

–151 –315 –710 µA

VCCO または VCCAUX = 2.3V ～ 2.7V

–82 –182 –437 µA

VCCO = 1.7V ～ 1.9V –36 –88 –226 µAVCCO = 1.4V ～ 1.6V –22 –56 –148 µA

VCCO = 1.14V ～ 1.26V –11 –31 –83 µARPU(2) ユーザー I/O ピン、多目的ピ

ン、入力のみのピン、および

専用ピンでの等価プルアップ

抵抗値 (メモ 2 での IRPU に基づく )

VIN = GND VCCO = 3.0V ～ 3.6V 5.1 11.4 23.9 kΩVCCO = 2.3V ～ 2.7V 6.2 14.8 33.1 kΩVCCO = 1.7V ～ 1.9V 8.4 21.6 52.6 kΩVCCO = 1.4V ～ 1.6V 10.8 28.4 74.0 kΩ

VCCO = 1.14V ～ 1.26V 15.3 41.1 119.4 kΩIRPD(2) ユーザー I/O ピン、多目的ピ

ン、入力のみのピン、および

専用ピンに接続されるプルダ

ウン抵抗の電流

VIN = VCCO VCCAUX = 3.0V ～ 3.6V 167 346 659 µAVCCAUX = 2.25V ～ 2.75V

100 225 457 µA

RPD(2) ユーザー I/O ピン、多目的ピン、入力のみのピン、および

専用ピンでの等価プルダウン

抵抗値 (メモ 2 での IRPD に基づく )

VCCAUX = 3.0V ～ 3.6V VIN = 3.0V ～ 3.6V 5.5 10.4 20.8 kΩVIN = 2.3V ～ 2.7V 4.1 7.8 15.7 kΩVIN = 1.7V ～ 1.9V 3.0 5.7 11.1 kΩVIN = 1.4V ～ 1.6V 2.7 5.1 9.6 kΩ

VIN = 1.14V ～ 1.26V 2.4 4.5 8.1 kΩVCCAUX = 2.25V ～ 2.75V VIN = 3.0V ～ 3.6V 7.9 16.0 35.0 kΩ

VIN = 2.3V ～ 2.7V 5.9 12.0 26.3 kΩVIN = 1.7V ～ 1.9V 4.2 8.5 18.6 kΩVIN = 1.4V ～ 1.6V 3.6 7.2 15.7 kΩ

VIN = 1.14V ～ 1.26V 3.0 6.0 12.5 kΩIREF 各ピンの VREF 電流すべての VCCO レベル –10 – +10 µACIN 入力容量 – – – 10 pF




RDT 差動 I/O ペア内での差動終端回路の抵抗 (入力のみのペアにはなし )

VCCO = 3.3V ± 10% LVDS_33、MINI_LVDS_33、

RSDS_33

90 100 115 Ω

VCCO = 2.5V ± 10% LVDS_25、MINI_LVDS_25、

RSDS_25

90 110 – Ω

メモ :1. この表に記載されている値は、表 8 に示す条件に基づいています。2. このパラメータは、特性評価に基づいています。プルアップ抵抗は RPU = VCCO / IRPU となり、プルダウン抵抗は RPD = VIN / IRPD となります。

表 9 : ユーザー I/O ピン、多目的ピン、および専用ピンの一般的な DC 特性

シンボル説明テスト条件最小標準最大

単

位




静止電流要件

表 10 : 静止電流特性シンボル説明デバイス標準(2) コマーシャル最大(2) インダストリアル最大(2) 単位

ICCINTQ VCCINT 静止電流 XC3S50A 2 20 30 mA

XC3S200A 7 50 70 mA

XC3S400A 10 85 125 mA

XC3S700A 13 120 185 mA

XC3S1400A 24 220 310 mA

ICCOQ VCCO 静止電流 XC3S50A 0.2 2 3 mA

XC3S200A 0.2 2 3 mA

XC3S400A 0.3 3 4 mA

XC3S700A 0.3 3 4 mA

XC3S1400A 0.3 3 4 mA

ICCAUXQ VCCAUX 静止電流 XC3S50A 3 8 10 mA

XC3S200A 5 12 15 mA

XC3S400A 5 18 24 mA

XC3S700A 6 28 34 mA

XC3S1400A 10 50 58 mA

メモ :1. この表に記載されている値は、表 8 に示す条件に基づいています。2. 静止電流は、すべての I/O ドライバがハイインピーダンス状態、 I/O パッドのすべてのプルアップ/プルダウン抵抗がディスエーブルの状態で計

測されています。標準値は、典型的なデバイスを使用し、 TA = 25°C、 VCCINT = 1.2V、 VCCO = 3.3V、 VCCAUX = 2.5V の条件で求められています。最大値は、各デバイスに対し、最大電圧である VCCINT = 1.26V、 VCCO = 3.6V、 VCCAUX = 3.6V でそれぞれの最大ジャンクション温度を使用してテストされています。 FPGA は、ファンクションエレメントがインスタンシエートされていないブランクコンフィギュレーションデータファイルを使用してプログラムされています。この表に記載されていない条件 (ファンクションエレメントを含むデザインなど) の場合、静止電流レベルが異なる場合があります。

3. デザインにおける総電力消費量 (静止電力および動的電力) を概算する方法として、次の 2 つの方法を推奨します。 a) Spartan-3A XPower Tool Estimator : ネットリストを必要とせず、標準的な概算を迅速に行います。 b) XPower Analyzer: 入力としてネットリストを使用し、より正確な最大値および標準値を概算します。

4. 表に示す最大値は、 FPGA の電源投入を適切に行うために必要となる各電源レールの最小電流を示します。5. 省電力のサスペンドモードについては、 XAPP480 : 『 Spartan-3 Generation FPGA でのサスペンドモードの使用』を参照してください。通常、サ

スペンドモードは静止電流と比較して、総電力消費の 40% を節約します。


http://japan.xilinx.com/support/documentation/spartan-3a.htm#22804http://japan.xilinx.com


シングルエンド I/O 規格表 11 : シングルエンドユーザー I/O 規格の推奨動作条件

IOSTANDARD 属性ドライバ用 VCCO(2) VREF VIL VIH

最小 (V) 標準 (V) 最大 (V) 最小 (V) 標準 (V) 最大 (V) 最大 (V) 最小 (V)LVTTL 3.0 3.3 3.6

VREF はこれらの I/O 規格には使用されません。

0.8 2.0LVCMOS33(4) 3.0 3.3 3.6 0.8 2.0LVCMOS25(4,5) 2.3 2.5 2.7 0.7 1.7LVCMOS18(4) 1.65 1.8 1.95 0.4 0.8LVCMOS15(4) 1.4 1.5 1.6 0.4 0.8LVCMOS12(4) 1.1 1.2 1.3 0.4 0.7PCI33_3(6) 3.0 3.3 3.6 0.3 ² VCCO 0.5 ² VCCOPCI66_3(6) 3.0 3.3 3.6 0.3 ² VCCO 0.5 ² VCCOHSTL_I 1.4 1.5 1.6 0.68 0.75 0.9 VREF - 0.1 VREF + 0.1HSTL_III 1.4 1.5 1.6 – 0.9 - VREF - 0.1 VREF + 0.1HSTL_I_18 1.7 1.8 1.9 0.8 0.9 1.1 VREF - 0.1 VREF + 0.1HSTL_II_18 1.7 1.8 1.9 – 0.9 – VREF - 0.1 VREF + 0.1HSTL_III_18 1.7 1.8 1.9 – 1.1 – VREF - 0.1 VREF + 0.1SSTL18_I 1.7 1.8 1.9 0.833 0.900 0.969 VREF - 0.125 VREF + 0.125SSTL18_II 1.7 1.8 1.9 0.833 0.900 0.969 VREF - 0.125 VREF + 0.125SSTL2_I 2.3 2.5 2.7 1.15 1.25 1.38 VREF - 0.150 VREF + 0.150SSTL2_II 2.3 2.5 2.7 1.15 1.25 1.38 VREF - 0.150 VREF + 0.150SSTL3_I 3.0 3.3 3.6 1.3 1.5 1.7 VREF - 0.2 VREF + 0.2SSTL3_II 3.0 3.3 3.6 1.3 1.5 1.7 VREF - 0.2 VREF + 0.2

メモ :1. この表で使用しているシンボルは次のとおりです。

VCCO : 出力ドライバの電源電圧VREF : 入力スイッチしきい値を設定する参照電圧VIL : Low ロジックレベルを示す入力電圧VIH : High ロジックレベルを示す入力電圧

2. VCCO は出力ドライバ用の電源であり、入力回路の電源にはなりません。 VCCAUX = 3.3V の範囲で、 PCI I/O 規格向けの場合、 LVCMOS25 入力は例外です。

3. デバイスを動作させる場合、最大信号電圧 (VIH max) が VIN max と同電圧となる場合があります。表 4 を参照してください。4. LVCMOS33 および LVCMOS25 I/O 規格では、入力に約 100mV のヒステリシスがあります。5. すべての専用ピン (PROG_B、 DONE、 SUSPEND、 TCK、 TDI、 TDO、 TMS) は VCCAUX レールから電源が供給され、 VCCAUX に応じて

LVCMOS25 規格または LVCMOS33 規格を使用します。多目的コンフィギュレーションピンは、ユーザーモードになるまで LVCMOS25 規格を使用します。これらのピンを標準の 2.5V コンフィギュレーションインターフェイスの一部として使用している場合、電源投入時およびコンフィギュレーション中は、これらのピンがあるバンク 0、 1、 2 の VCCO に 2.5V を使用してください。

6. PCI IP ソリューションの詳細は、 japan.xilinx.com/pci を参照してください。入力専用ピンで PCI IOSTANDARD はサポートされていません。同等の特性を持つ PCIX IOSTANDARD を利用可能ですが、 PCI-X IP はサポートされていません。


http://japan.xilinx.comhttp://japan.xilinx.com/pci


表 12 : シングルエンドユーザー I/O 規格の DC 特性

IOSTANDARD 属性

テスト条件ロジックレベル特性

IOL(mA)

IOH(mA)

VOL最大 (V)

VOH最小 (V)

LVTTL(3) 2 2 –2 0.4 2.4

4 4 –4

6 6 –6

8 8 –8

12 12 –12

16 16 –16

24 24 –24

LVCMOS33(3) 2 2 –2 0.4 VCCO – 0.4

4 4 –4

6 6 –6

8 8 –8

12 12 –12

16 16 –16

24(4) 24 –24

LVCMOS25(3) 2 2 –2 0.4 VCCO – 0.4

4 4 –4

6 6 –6

8 8 –8

12 12 –12

16(4) 16 –16

24(4) 24 –24

LVCMOS18(3) 2 2 –2 0.4 VCCO – 0.4

4 4 –4

6 6 –6

8 8 –8

12(4) 12 –12

16(4) 16 –16

LVCMOS15(3) 2 2 –2 0.4 VCCO – 0.4

4 4 –4

6 6 –6

8(4) 8 –8

12(4) 12 –12

LVCMOS12(3) 2 2 –2 0.4 VCCO – 0.4

4(4) 4 –4

6(4) 6 –6

PCI33_3(5) 1.5 –0.5 10% VCCO 90% VCCO

PCI66_3(5) 1.5 –0.5 10% VCCO 90% VCCOHSTL_I(4) 8 –8 0.4 VCCO - 0.4

HSTL_III(4) 24 –8 0.4 VCCO - 0.4

HSTL_I_18 8 –8 0.4 VCCO - 0.4

HSTL_II_18(4) 16 –16 0.4 VCCO - 0.4

HSTL_III_18 24 –8 0.4 VCCO - 0.4

SSTL18_I 6.7 –6.7 VTT – 0.475 VTT + 0.475

SSTL18_II(4) 13.4 –13.4 VTT – 0.475 VTT + 0.475

SSTL2_I 8.1 –8.1 VTT – 0.61 VTT + 0.61

SSTL2_II(4) 16.2 –16.2 VTT – 0.80 VTT + 0.80

SSTL3_I 8 –8 VTT – 0.6 VTT + 0.6

SSTL3_II 16 –16 VTT – 0.8 VTT + 0.8

メモ :1. この表に記載されている値は、表 8 および表 11 に示す条件に基づいて

います。

2. この表で使用しているシンボルは次のとおりです。IOL : VOL のテストを実施した出力電流条件IOH : VOH のテストを実施した出力電流条件VOL : Low ロジックレベルを示す出力電圧VOH : High ロジックレベルを示す出力電圧VIL : Low ロジックレベルを示す入力電圧VIH : High ロジックレベルを示す入力電圧VCCO : 出力ドライバの電源電圧VREF : 入力スイッチしきい値を設定する参照電圧VTT : 抵抗終端に適用する電圧

3. LVCMOS および LVTTL 規格の場合、 VOL および VOH の制限値は、Fast と Slow スルー属性の両方に対して同一です。

4. これらのより高い駆動出力規格は、 FPGA バンク 1 および 3 でのみサポートされています。入力に制限はありません。詳細は、 UG331 の「I/O リソースの使用」の章を参照してください。

5. 関連する PCI 仕様に基づいてテストされています。 PCI IP ソリューションの詳細は、 japan.xilinx.com/pci を参照してください。同等の特性を持つ PCIX IOSTANDARD を利用可能ですが、 PCI-X IP はサポートされていません。

表 12 : シングルエンドユーザー I/O 規格の DC 特性 ( 続き )

IOSTANDARD 属性

テスト条件ロジックレベル特性

IOL(mA)

IOH(mA)

VOL最大 (V)

VOH最小 (V)


http://japan.xilinx.com/support/documentation/spartan-3a_user_guides.htmhttp://japan.xilinx.com/pcihttp://japan.xilinx.com


差動 I/O 規格差動入力ペア

図 4: 差動入力電圧DS099-3_01_012304

VINN

VINP

GND level

50%

VICM

VICM = Input common mode voltage =

VID

VINP

InternalLogic

DifferentialI/O Pair Pins

VINNNP

2

VINP + VINN

VID = Differential input voltage = VINP - VINN




表 13 : 差動信号規格を使用するユーザー I/O の推奨動作条件

IOSTANDARD 属性

ドライバ用 VCCO(1) VID VICM(3)

最小 (V) 標準 (V) 最大 (V)最小 (mV)

標準 (mV)

最大 (mV) 最小 (V) 標準 (V) 最大 (V)

LVDS_25(3) 2.25 2.5 2.75 100 350 600 0.3 1.25 2.35LVDS_33(3) 3.0 3.3 3.6 100 350 600 0.3 1.25 2.35BLVDS_25(4) 2.25 2.5 2.75 100 300 – 0.3 1.3 2.35MINI_LVDS_25(3) 2.25 2.5 2.75 200 – 600 0.3 1.2 1.95MINI_LVDS_33(3) 3.0 3.3 3.6 200 – 600 0.3 1.2 1.95LVPECL_25(5) 入力のみ 100 800 1000 0.3 1.2 1.95LVPECL_33(5) 入力のみ 100 800 1000 0.3 1.2 2.8(6)

RSDS_25(3) 2.25 2.5 2.75 100 200 – 0.3 1.2 1.5RSDS_33(3) 3.0 3.3 3.6 100 200 – 0.3 1.2 1.5TMDS_33(3, 4, 7) 3.14 3.3 3.47 150 – 1200 2.7 – 3.23PPDS_25(3) 2.25 2.5 2.75 100 – 400 0.2 – 2.3PPDS_33(3) 3.0 3.3 3.6 100 – 400 0.2 – 2.3DIFF_HSTL_I_18 1.7 1.8 1.9 100 – – 0.8 – 1.1DIFF_HSTL_II_18(8) 1.7 1.8 1.9 100 – – 0.8 – 1.1DIFF_HSTL_III_18 1.7 1.8 1.9 100 – – 0.8 – 1.1DIFF_HSTL_I 1.4 1.5 1.6 100 – – 0.68 0.9DIFF_HSTL_III 1.4 1.5 1.6 100 – – – 0.9 –DIFF_SSTL18_I 1.7 1.8 1.9 100 – – 0.7 – 1.1DIFF_SSTL18_II(8) 1.7 1.8 1.9 100 – – 0.7 – 1.1DIFF_SSTL2_I 2.3 2.5 2.7 100 – – 1.0 – 1.5DIFF_SSTL2_II(8) 2.3 2.5 2.7 100 – – 1.0 – 1.5DIFF_SSTL3_I 3.0 3.3 3.6 100 – – 1.1 – 1.9DIFF_SSTL3_II 3.0 3.3 3.6 100 – – 1.1 – 1.9

メモ :1. VCCO は、差動出力ドライバ用の電源であり、入力回路の電源にはなりません。2. VICM は、 VCCAUX 未満である必要があります。3. これらの真の差動出力規格は、 FPGA バンク 0 および 2 でのみサポートされています。入力は制限されていません。詳細は、 UG331 の「I/O リ

ソースの使用」の章を参照してください。4. 詳細は、 25 ページの「差動 I/O の外部終端要件」を参照してください。5. LVPECL は入力でのみサポートされており、出力ではサポートされていません。 VCCAUX=3.3V ± 10% が必要です。6. LVPECL_33 最大 VICM = VCCAUX – (VID / 2)7. 入力に VCCAUX=3.3V ± 10% が必要です。 (VCCAUX – 300mV) ≤ VICM ≤ (VICM – 37mV)8. これらのより高い駆動出力規格は、 FPGA バンク 1 および 3 でのみサポートされています。入力に制限はありません。詳細は、 UG331 の「I/O

リソースの使用」の章を参照してください。9. VREF 入力は、 DIFF_SSTL および DIFF_HSTL 規格に使用されます。 VREF の設定は、表 11 にあるシングルエンドバージョンの設定と同じで

す。その他の差動規格は VREF を使用しません。


http://japan.xilinx.com/support/documentation/spartan-3a_user_guides.htmhttp://japan.xilinx.com/support/documentation/spartan-3a_user_guides.htmhttp://japan.xilinx.com


差動出力ペア

図 5 : 差動出力電圧

VOUTN

VOUTP

GND level

50%

VOCM

VOCM

VODVOL

VOH

VOUTP

InternalLogic VOUTN

NP

= Output common mode voltage =2

VOUTP + VOUTN

VOD = Output differential voltage =

VOH = Output voltage indicating a High logic level

VOL= Output voltage indicating a Low logic level

VOUTP - VOUTN

DifferentialI/O Pair Pins

DS312-3_03_102406




表 14 : 差動信号規格を使用したユーザー I/O の DC 特性

IOSTANDARD 属性

VOD VOCM VOH VOL最小 (mV)

標準 (mV)

最大 (mV)

最小 (V)

標準 (V)

最大 (V)

最小 (V)

最大 (V)

LVDS_25 247 350 454 1.125 – 1.375 – –LVDS_33 247 350 454 1.125 – 1.375 – –BLVDS_25 240 350 460 – 1.30 – – –MINI_LVDS_25 300 – 600 1.0 – 1.4 – –MINI_LVDS_33 300 – 600 1.0 – 1.4 – –RSDS_25 100 – 400 1.0 – 1.4 – –RSDS_33 100 – 400 1.0 – 1.4 – –TMDS_33 400 – 800 VCCO – 0.405 – VCCO – 0.190 – –PPDS_25 100 – 400 0.5 0.8 1.4 – –PPDS_33 100 – 400 0.5 0.8 1.4 – –DIFF_HSTL_I_18 – – – – – – VCCO – 0.4 0.4DIFF_HSTL_II_18 – – – – – – VCCO – 0.4 0.4DIFF_HSTL_III_18 – – – – – – VCCO – 0.4 0.4DIFF_HSTL_I – – – – – – VCCO – 0.4 0.4DIFF_HSTL_III – – – – – – VCCO – 0.4 0.4DIFF_SSTL18_I – – – – – – VTT + 0.475 VTT – 0.475DIFF_SSTL18_II – – – – – – VTT + 0.475 VTT – 0.475DIFF_SSTL2_I – – – – – – VTT + 0.61 VTT – 0.61DIFF_SSTL2_II – – – – – – VTT + 0.81 VTT – 0.81DIFF_SSTL3_I – – – – – – VTT + 0.6 VTT – 0.6DIFF_SSTL3_II – – – – – – VTT + 0.8 VTT – 0.8

メモ :1. この表に記載されている値は、表 8 および表 13 に示す条件に基づいています。2. 詳細は、 25 ページの「差動 I/O の外部終端要件」を参照してください。3. すべての差動規格の出力電圧は、差動信号ペアの N ピンと P ピン間に 100Ω の終端抵抗 (RT) を接続して計測されています。4. 1 つの I/O バンクには、次の差動出力規格のうち 2 つまでしか割り当てることができません。 VCCO=2.5V の場合、 LVDS_25、 RSDS_25、

MINI_LVDS_25、 PPDS_25 または VCCO = 3.3V の場合、 LVDS_33、 RSDS_33、 MINI_LVDS_33、 TMDS_33、 PPDS_33 です。




差動 I/O の外部終端要件

LVDS、 RSDS、 MINI_LVDS、および PPDS I/O 規格

BLVDS_25 I/O 規格

TMDS_33 I/O 規格

図 6 : LVDS、 RSDS、 MINI_LVDS、および PPDS I/O 規格の外部入力終端

Z0 = 50Ω

Z0 = 50Ω 100Ω

DS529-3_09_020107

a) Input-only differential pairs or pairs not using DIFF_TERM=Yes constraint

Z0 = 50Ω

Z0 = 50Ω

b) Differential pairs using DIFF_TERM=Yes constraint

DIFF_TERM=No

DIFF_TERM=Yes

LVDS_33, MINI_LVDS_33,RSDS_33, PPDS_33

LVDS_33, LVDS_25,MINI_LVDS_33,MINI_LVDS_25, RSDS_33, RSDS_25,PPDS_33, PPDS_25

CAT16-PT4F4Part Number

/ th of Bourns14

VCCO = 3.3V LVDS_25, MINI_LVDS_25,RSDS_25, PPDS_25

VCCO = 2.5V



VCCO = 2.5V

No VCCO Restrictions

R



VCCO = 2.5V

DT

Bank 0

Bank 2

Bank 0

Bank 2

Ba

nk

3

Ba

nk 1

Bank 0 and 2 Any Bank

図 7 : BLVDS_25 I/O 規格の外部出入力終端抵抗

Z0 = 50Ω

Z0 = 50Ω140Ω

165Ω

165Ω

100Ω

VCCO = 2.5V No VCCO Requirement

DS529-3_07_020107

BLVDS_25 BLVDS_25

CAT16-LV4F12Part Number

/ th of Bourns14

CAT16-PT4F4Part Number

/ th of Bourns14Bank 0

Bank 2

Ba

nk

3

Ba

nk 1

Any BankBank 0

Bank 2

Ba

nk

3

Ba

nk 1

Any Bank

図 8 : TMDS_33 I/O 規格の外部入力抵抗の要件

50ΩVCCO = 3.3V VCCAUX = 3.3V

DS529-3_08_020107DVI/HDMI cable

50Ω

3.3V

TMDS_33 TMDS_33

Bank 0

Bank 2

Bank 0 and 2Bank 0

Bank 2

Ba

nk

3

Ba

nk 1

Any Bank




Device DNA の読み込み耐性表 15 : Device DNA 識別子メモリ

シンボル説明最小単位

DNA_CYCLES READ 動作 (JTAG ISC_DNA 読み出し動作 ) のサイクル数。 HOLD または SHIFT 動作の影響は受けない。 30,000,000リード

サイクル




スイッチ特性すべての Spartan-3A FPGA デバイスは、-4 およびさらに高速な -5の 2 つのスピードグレードで入手可能です。ここで説明するスイッチ特性は、表 16 に示すように Preview、Advance、Preliminary、または Production のいずれかに該当し、それぞれ次のように定義されます。

Preview : 概算のみに基づいており、タイミング解析には使用しません。

Advance : シミュレーションのみに基づいており、通常は FPGA仕様の決定直後に入手可能です。スピードグレードは比較的安定していますが、遅延が実際よりも小さい場合があります。

Preliminary : 初期段階のシリコン特性評価に基づいています。デバイスおよびスピードグレードは、製品シリコンに予測されるパフォーマンスにより近いものとなります。また、 Advance のデータと比較すると、遅延が実際よりも小さいことは大幅に少なく

なっています。

Production : 特定のデバイスファミリで、スピードファイルとデバイスの相関関係を提供するために十分な数の製造ロットで特性

評価が行われ、認定されています。遅延が実際の値より小さいこ

とはなく、今後の変更はカスタマに正式に通知されます。通常、

低速のスピードグレードの方が高速のスピードグレードより先に Production に移行します。

ソフトウェアバージョン要件製品システムでは、Production 用のスピードファイルを使用してコンパイルした FPGA デザインを使用してください。それ以外のスピードファイルを使用した FPGA デザインは、プロトタイプのシステムまたは製品前の認定評価にのみ使用してください。

Preview、 Advance および Preliminary スピードファイルを製品システムには使用しないでください。

デバイスの仕様が Production 仕様に近くなり、スピードファイルが変更された場合は、 FPGA デザインを最新のタイミング情報およびソフトウェアアップデートを含む最新のザイリンクスISE® ソフトウェアで再実行してください。

すべてのパラメータの最大/最小値は、ワーストケースの電源電圧およびジャンクション温度の条件に基づいています。特記のな

い限り、パラメータ値はすべての Spartan™-3A デバイスに適用されます。 AC 特性および DC 特性は、コマーシャルグレードとインダストリアルグレード両方に対して同じ数値を使用して指定されています。

次のサイトからザイリンクスの MySupport ユーザーアカウントを作成すると、データシートのアップデートが e-mail で通知されるよう登録できます。

• ザイリンクス MySupport での e-mail 通知の登録方法japan.xilinx.com/support/answers/19380.htm

次に示すタイミングパラメータおよびそれらの値は、一般的なデザイン要件として重要なもの、または基本的なデバイスパフォーマンス特性を示すものです。ザイリンクス開発ソフトウェアに含

まれる Spartan-3A FPGA のスピードファイル (v1.39) は、すべてではありませんが多くの値のオリジナルソースとなります。表 16 に、それぞれのファイルで指定されているスピードグレードを示します。より完全で正確なワーストケースデータが必要な場合は、ザイリンクスの Timing Analyzer (またはコマンドラインツール TRACE) を使用して求めた値をシミュレーションネットリストにバックアノテートしてください。

表 17 に Spartan-3A FPGA スピードファイルのバージョン履歴を示します。

表 16 : Spartan-3A v1.39 スピードグレードの指定

デバイス Preview Advance Preliminary Production

XC3S50A –4、 –5XC3S200A –4、 –5XC3S400A –4、 –5XC3S700A –4、 –5XC3S1400A –4、 –5

表 17 : Spartan-3A スピードファイルバージョン履歴

バー

ジョン

ISE バージョン説明

1.39 ISE 10.1.01 オートモーティブデバイスを追加。1.38 ISE 9.2.03i 絶対最大値を追加。

1.37 ISE 9.2.01i

ピン間のセットアップ / ホールドタイム ( 表 19)、 TMDS 出力調整 ( 表 26)、乗算器セットアップ /ホールドタイム ( 表 34)、およびブロック RAM クロック幅 ( 表 35) が変更。

1.36

ISE 9.2i ; ザイリンクス

アンサー#24992 から入手可能

XC3S400A、全スピードグレードおよび温度グレードが Production に移行。

1.35ザイリンクス

アンサー#24992

XC3S50A、 XC3S200A、XC3S700A、 XC3S1400A、全スピードグレードおよび温度グレードが Production に移行。

1.34 ISE 9.1.03iXC3S700A および XC3S1400A -4 スピードグレードが Production に移行。ピン間のタイミング値が変更。

DS529-3 (v1.7) 2008 年 5 月 28 日 japan.xilinx.com スイッチ特性 27Product 製品仕様

http://www.xilinx.com/xlnx/xil_ans_display.jsp?getPagePath=24992http://japan.xilinx.comhttp://japan.xilinx.com/support/answers/19380.htmhttp://japan.xilinx.com/xlnx/xil_ans_display.jsp?getPagePath=24992http://japan.xilinx.com/support/documentation/data_sheets/ds681.pdf


I/O タイミングピン間における Clock to Clock タイム

表 18 : IOB 出力パスのピン間における Clock-to-Output タイム

シンボル説明条件デバイス


単位

-5 -4最大最大

Clock-to-Output タイムTICKOFDCM 出力フリップフロップ (OFF) から読

み出す場合、グローバルクロックピンのアクティブエッジから出力ピンにデータが出力されるまでの時間 (DCM を使用)

LVCMOS25(2)、12mA 出力駆動電流、Fast スルーレート、DCM を使用(3)

XC3S50A 3.18 3.42 nsXC3S200A 3.21 3.27 nsXC3S400A 2.97 3.33 nsXC3S700A 3.39 3.50 nsXC3S1400A 3.51 3.99 ns

TICKOF 出力フリップフロップ (OFF) から読み出す場合、グローバルクロックピンのアクティブエッジから出力ピンにデータが出力されるまでの時間 (DCM を使用しない)

LVCMOS25(2)、12mA 出力駆動電流、Fast スルーレート、DCM を使用しない

XC3S50A 4.59 5.02 nsXC3S200A 4.88 5.24 nsXC3S400A 4.68 5.12 nsXC3S700A 4.97 5.34 nsXC3S1400A 5.06 5.69 ns

メモ :1. これらの値は、表 8 および表 11 に示す動作条件に基づいて、表 27 に示す方法を使用してテストされています。2. グローバルクロック入力に LVCMOS25 以外の信号規格を割り当てた場合、またはデータ出力に 12mA 駆動電流、 Fast スルーレートの

LVCMOS25 以外の信号規格を割り当てた場合は、 Clock-to-Output タイムを修正する必要があります。グローバルクロック入力に LVCMOS25 以外の信号規格を割り当てた場合は、表 23 に記載されている適切な修正値を加算してください。データ出力に 12mA 駆動電流、 Fast スルーレートの LVCMOS25 以外の信号規格を割り当てた場合は、表 26 に記載されている適切な修正値を加算してください。

3. すべての計測値には、 DCM 出力ジッタが含まれます。

スイッチ特性 28 japan.xilinx.com DS529-3 (v1.7) 2008 年 5 月 28 日Product 製品仕様



ピン間におけるセットアップおよびホールドタイム

表 19 : IOB 入力パスのピン間におけるセットアップおよびホールドタイム ( システム同期 )



単位

-5 -4

最小最小

セットアップタイム

TPSDCM 入力フリップフロップ (IFF) に書き込む場合、グローバルクロックピンのアクティブエッジまでに入力ピンでデータが安

定していなければならない時間 (DCM を使用、入力遅延素子を使用しない)

LVCMOS25(2)、IFD_DELAY_VALUE = 0、 DCM(4) あり

XC3S50A 2.45 2.68 ns

XC3S200A 2.59 2.84 ns

XC3S400A 2.38 2.68 ns

XC3S700A 2.38 2.57 ns

XC3S1400A 1.91 2.17 ns

TPSFD IFF に書き込む場合、グローバルクロックピンのアクティブエッジまでに入力ピンでデータ

が安定していなければならない

時間 (DCM を使用しない、入力遅延素子を使用)

LVCMOS25(2)、 IFD_DELAY_VALUE = 5、 DCM なし

XC3S50A 2.55 2.76 ns

XC3S200A 2.32 2.76 ns

XC3S400A 2.21 2.60 ns

XC3S700A 2.28 2.63 ns

XC3S1400A 2.33 2.41 ns

ホールドタイム

TPHDCM IFF に書き込む場合、グローバルクロックピンのアクティブエッジから、入力ピンでデータ

を保持しておかなければならな

い時間 (DCM を使用、入力遅延素子を使用しない)

LVCMOS25(3)、IFD_DELAY_VALUE = 0、DCM(4) あり

XC3S50A -0.36 -0.36 ns

XC3S200A -0.52 -0.52 ns

XC3S400A -0.33 -0.29 ns

XC3S700A -0.17 -0.12 ns

XC3S1400A -0.07 0.00 ns

TPHFD IFF に書き込む場合、グローバルクロックピンのアクティブエッジから、入力ピンでデータ

を保持しておかなければならな

い時間 (DCM を使用しない、入力遅延素子を使用)

LVCMOS25(3)、 IFD_DELAY_VALUE = 5、DCM なし

XC3S50A -0.63 -0.58 ns

XC3S200A -0.56 -0.56 ns

XC3S400A -0.42 -0.42 ns

XC3S700A -0.80 -0.75 ns

XC3S1400A -0.69 -0.69 ns

メモ :1. これらの値は、表 8 および表 11 に示す動作条件に基づいて、表 27 に示す方法を使用してテストされています。2. グローバルクロック入力またはデータ入力に LVCMOS25 以外の信号規格を割り当てた場合、セットアップタイムを修正する必要があります。

グローバルクロック入力に LVCMOS25 以外の信号規格を割り当てた場合は、表 23 に記載されている適切な修正値を減算してください。データ入力に LVCMOS25 以外の信号規格を割り当てた場合は、同じ表の修正値を加算してください。

3. グローバルクロック入力またはデータ入力に LVCMOS25 以外の信号規格を割り当てた場合、ホールドタイムを修正する必要があります。グローバルクロック入力に LVCMOS25 以外の信号規格を割り当てた場合は、表 23 に記載されている適切な修正値を加算してください。データ入力に LVCMOS25 以外の信号規格を割り当てた場合は、同じ表の適切な修正値を減算してください。ホールドタイムが負のときは、アクティブなクロックエッジの前にデータを変更できます。

4. すべての計測値には、 DCM 出力ジッタが含まれます。




入力セットアップおよびホールドタイム

表 20 : IOB 入力パスのセットアップおよびホールドタイム

シンボル説明条件

IFD_DELAY_VALUE デバイス


単位

-5 -4

最小最大

セットアップタイムTIOPICK 入力フリップフロップ (IFF) の ICLK 入

力のアクティブエッジまでに入力ピンでデータが安定していなければならない時間 ( 入力遅延素子を使用しない )

LVCMOS25(2) 0 XC3S50A 1.56 1.58 nsXC3S200A 1.71 1.81 nsXC3S400A 1.30 1.51 nsXC3S700A 1.34 1.51 nsXC3S1400A 1.36 1.74 ns

TIOPICKD IFF の ICLK 入力のアクティブエッジまでに入力ピンでデータが安定していなければならない時間 ( 入力遅延素子を使用 )

LVCMOS25(2) 1 XC3S50A 2.16 2.18 ns2 3.10 3.12 ns3 3.51 3.76 ns4 4.04 4.32 ns5 3.88 4.24 ns6 4.72 5.09 ns7 5.47 5.94 ns8 5.97 6.52 ns1 XC3S200A 2.05 2.20 ns2 2.72 2.93 ns3 3.38 3.78 ns4 3.88 4.37 ns5 3.69 4.20 ns6 4.56 5.23 ns7 5.34 6.11 ns8 5.85 6.71 ns1 XC3S400A 1.79 2.02 ns2 2.43 2.67 ns3 3.02 3.43 ns4 3.49 3.96 ns5 3.41 3.95 ns6 4.20 4.81 ns7 4.96 5.66 ns8 5.44 6.19 ns




TIOPICKD IFF の ICLK 入力のアクティブエッジまでに入力ピンでデータが安定していなければならない時間 ( 入力遅延素子を使用 )

LVCMOS25(2) 1 XC3S700A 1.82 1.95 ns2 2.62 2.83 ns3 3.32 3.72 ns4 3.83 4.31 ns5 3.69 4.14 ns6 4.60 5.19 ns7 5.39 6.10 ns8 5.92 6.73 ns1 XC3S1400A 1.79 2.17 ns2 2.55 2.92 ns3 3.38 3.76 ns4 3.75 4.32 ns5 3.81 4.19 ns6 4.39 5.09 ns7 5.16 5.98 ns8 5.69 6.57 ns

ホールドタイムTIOICKP IFF の ICLK 入力のアクティブエッジか

ら、入力ピンでデータを保持しておかなければならない時間 ( 入力遅延素子を使用しない )

LVCMOS25(2) 0 XC3S50A –0.66 –0.64 nsXC3S200A –0.85 –0.65 nsXC3S400A –0.42 –0.42 nsXC3S700A –0.81 –0.67 nsXC3S1400A –0.71 –0.71 ns

TIOICKPD IFF の ICLK 入力のアクティブエッジから、入力ピンでデータを保持しておかなければならない時間 ( 入力遅延素子を使用 )

LVCMOS25(2) 1 XC3S50A –0.88 –0.88 ns2 –1.33 –1.33 ns3 –2.05 –2.05 ns4 –2.43 –2.43 ns5 –2.34 –2.34 ns6 –2.81 –2.81 ns7 –3.03 –3.03 ns8 –3.83 –3.57 ns1 XC3S200A –1.51 –1.51 ns2 –2.09 –2.09 ns3 –2.40 –2.40 ns4 –2.68 –2.68 ns5 –2.56 –2.56 ns6 –2.99 –2.99 ns7 –3.29 –3.29 ns8 –3.61 –3.61 ns

表 20 : IOB 入力パスのセットアップおよびホールドタイム ( 続き )




単位

-5 -4

最小最大




TIOICKPD IFF の ICLK 入力のアクティブエッジから、入力ピンでデータを保持しておかなければならない時間 ( 入力遅延素子を使用 )

LVCMOS25(2) 1 XC3S400A –1.12 –1.12 ns2 –1.70 –1.70 ns3 –2.08 –2.08 ns4 –2.38 –2.38 ns5 –2.23 –2.23 ns6 –2.69 –2.69 ns7 –3.08 –3.08 ns8 –3.35 –3.35 ns1 XC3S700A –1.67 –1.67 ns2 –2.27 –2.27 ns3 –2.59 –2.59 ns4 –2.92 –2.92 ns5 –2.89 –2.89 ns6 –3.22 –3.22 ns7 –3.52 –3.52 ns8 –3.81 –3.81 ns1 XC3S1400A –1.60 –1.60 ns2 –2.06 –2.06 ns3 –2.46 –2.46 ns4 –2.86 –2.86 ns5 –2.88 –2.88 ns6 –3.24 –3.24 ns7 –3.55 –3.55 ns8 –3.89 –3.89 ns

セット / リセットパルス幅TRPW_IOB IOB の SR 制御入力の最小パルス幅 - - すべて 1.33 1.61 ns

メモ :1. これらの値は、表 8 および表 11 に示す動作条件に基づいて、表 27 に示す方法を使用してテストされています。2. データ入力に LVCMOS25 以外の信号規格を割り当てた場合、セットアップタイムを修正する必要があります。その場合は、表 23 に記載され

ている適切な修正値を加算してください。

3. データ入力に LVCMOS25 以外の信号規格を割り当てた場合、ホールドタイムを修正する必要があります。その場合は、表 23 に記載されている適切な修正値を減算してください。ホールドタイムが負のときは、アクティブなクロックエッジの前にデータを変更できます。

表 20 : IOB 入力パスのセットアップおよびホールドタイム ( 続き )




単位

-5 -4

最小最大




入力パスの伝搬時間

表 21 : サンプルウィンドウ ( ソース同期 )

シンボル説明最大単位

TSAMP IOB フリップフロップのセットアップおよびホールドキャプチャウィンドウ

入力キャプチャサンプルウィンドウの値は、アプリケーション、デバイス、パッケージ、 I/O 規格、 I/O 配置、 DCM 使用率、およびクロックバッファにより異なる。特定アプリケーションの値に関しては、ザイリンクスアンサーを参照。• ザイリンクスアンサー #30879

ps

表 22 : IOB 入力パスの伝搬時間




単位

-5 -4

最大最大

伝搬時間

TIOPLI データが入力ピンから IFF ラッチを介して I 出力に到達するまでの時間 ( 入力遅延素子を使用しない )

LVCMOS25(2) 0 XC3S50A 1.70 1.81 nsXC3S200A 1.85 2.04 nsXC3S400A 1.44 1.74 nsXC3S700A 1.48 1.74 nsXC3S1400A 1.50 1.97 ns


http://japan.xilinx.comhttp://japan.xilinx.com/support/answers/30879.htm


TIOPLID データが入力ピンから IFF ラッチを介して I 出力に到達するまでの時間 ( 入力遅延素子を使用 )

LVCMOS25(2) 1 XC3S50A 2.30 2.41 ns2 3.24 3.35 ns3 3.65 3.98 ns4 4.18 4.55 ns5 4.02 4.47 ns6 4.86 5.32 ns7 5.61 6.17 ns8 6.11 6.75 ns1 XC3S200A 2.19 2.43 ns2 2.86 3.16 ns3 3.52 4.01 ns4 4.02 4.60 ns5 3.83 4.43 ns6 4.70 5.46 ns7 5.48 6.33 ns8 5.99 6.94 ns1 XC3S400A 1.93 2.25 ns2 2.57 2.90 ns3 3.16 3.66 ns4 3.63 4.19 ns5 3.55 4.18 ns6 4.34 5.03 ns7 5.09 5.88 ns8 5.58 6.42 ns1 XC3S700A 1.96 2.18 ns2 2.76 3.06 ns3 3.45 3.95 ns4 3.97 4.54 ns5 3.83 4.37 ns6 4.74 5.42 ns7 5.53 6.33 ns8 6.06 6.96 ns





単位

-5 -4

最大最大




TIOPLID データが入力ピンから IFF ラッチを介して I 出力に到達するまでの時間 ( 入力遅延素子を使用 )

LVCMOS25(2) 1 XC3S1400A 1.93 2.40 ns2 2.69 3.15 ns3 3.52 3.99 ns4 3.89 4.55 ns5 3.95 4.42 ns6 4.53 5.32 ns7 5.30 6.21 ns8 5.83 6.80 ns

メモ :1. これらの値は、表 8 および表 11 に示す動作条件に基づいて、表 27 に示す方法を使用してテストされています。2. データ入力に LVCMOS25 以外の信号規格を割り当てた場合、伝搬時間を修正する必要があります。その場合は、表 23 に記載されている適切な

修正値を加算してください。





単位

-5 -4

最大最大




入力タイミングの調整

表 23 : IOSTANDARD による入力タイミングの修正値

LVCMOS25 から変換する場合に使用する信号規格

(IOSTANDARD)

加算する

修正値

単位

スピードグレード-5 -4

シングルエンド規格

LVTTL 0.62 0.63 nsLVCMOS33 0.54 0.54 nsLVCMOS25 0 0 nsLVCMOS18 0.83 0.83 nsLVCMOS15 0.60 0.60 nsLVCMOS12 0.31 0.31 nsPCI33_3 0.41 0.41 nsPCI66_3 0.41 0.41 nsHSTL_I 0.72 0.72 nsHSTL_III 0.77 0.77 nsHSTL_I_18 0.69 0.69 nsHSTL_II_18 0.69 0.69 nsHSTL_III_18 0.79 0.79 nsSSTL18_I 0.71 0.71 nsSSTL18_II 0.71 0.71 nsSSTL2_I 0.68 0.68 nsSSTL2_II 0.68 0.68 nsSSTL3_I 0.78 0.78 nsSSTL3_II 0.78 0.78 ns

差動規格

LVDS_25 0.76 0.76 nsLVDS_33 0.79 0.79 nsBLVDS_25 0.79 0.79 nsMINI_LVDS_25 0.78 0.78 nsMINI_LVDS_33 0.79 0.79 nsLVPECL_25 0.78 0.78 nsLVPECL_33 0.79 0.79 nsRSDS_25 0.79 0.79 nsRSDS_33 0.77 0.77 nsTMDS_33 0.79 0.79 nsPPDS_25 0.79 0.79 nsPPDS_33 0.79 0.79 nsDIFF_HSTL_I_18 0.74 0.74 nsDIFF_HSTL_II_18 0.72 0.72 nsDIFF_HSTL_III_18 1.05 1.05 nsDIFF_HSTL_I 0.72 0.72 nsDIFF_HSTL_III 1.05 1.05 nsDIFF_SSTL18_I 0.71 0.71 nsDIFF_SSTL18_II 0.71 0.71 nsDIFF_SSTL2_I 0.74 0.74 nsDIFF_SSTL2_II 0.75 0.75 nsDIFF_SSTL3_I 1.06 1.06 nsDIFF_SSTL3_II 1.06 1.06 ns

メモ :1. これらの値は、表 8、表 11 および表 13 に示す動作条件に基づいて、

表 27 に示す方法を使用してテストされています。2. ここに示す修正値は、 LVCMOS25 規格に対して指定された入力パ

ス時間を、その他の信号規格に対応する値に変換するために使用します。

表 23 : IOSTANDARD による入力タイミングの修正値 ( 続き )

LVCMOS25 から変換する場合に使用する信号規格

(IOSTANDARD)

加算する

修正値

単位

スピードグレード-5 -4




出力伝搬時間

表 24 : IOB 出力パスのタイミング



単位

-5 -4最大最大

Clock-to-Output タイムTIOCKP 出力フリップフロップ (OFF) から読み出す場合、

OCLK 入力のアクティブエッジから出力ピンにデータが出力されるまでの時間

LVCMOS25(2)、12mA 出力駆動電流、Fast スルーレート

すべて 2.87 3.13 ns

伝搬時間

TIOOP データが IOB の O 入力から出力ピンに到達するまでの時間

LVCMOS25(2)、12mA 出力駆動電流、Fast スルーレート

すべて 2.78 2.91 ns

TIOOLP データが IOB の O 入力から OFF ラッチを介して出力ピンに到達するまでの時間

2.70 2.85 ns

セット /リセット時間TIOSRP OFF の SR 入力がアサートされてから、出力ピンで

データがセット / リセットされるまでの時間LVCMOS25(2)、12mA 出力駆動電流、Fast スルーレート

すべて 3.63 3.89 ns

TIOGSRQ STARTUP_SPARTAN3A プリミティブのグローバルセットリセット (GSR) 入力がアサートされてから、出力ピンでデータがセット /リセットされるまでの時間

8.62 9.65 ns

Date post:	11-Jul-2020
Category:	Documents
Upload:	others
View:	3 times
Download:	0 times

0 R Spartan-3A FPGA ファミリ - Xilinx...FPGA (フィールド プログラマブル ゲート...

Documents

0 R Spartan-3A FPGA ファミリ - Xilinx...FPGA (フィールドプログラマブルゲート...