10 Practicas de Electronica Digital

5/24/2018 10 Practicas de Electronica Digital

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10 PRCTICAS DE ELECTRNICA DIGITALJ. Miguel Castillo Castillo

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PRACTICA N 1. CERRADURA DIGITAL CODIF ICADA__________________ 4

PRACTICA N 2. CIRCUI TO DE DECISIN MAYORITARIA_____________ 6

PRACTI CA N 3. DETECCIN Y SEAL IZACIN DEL NI VEL DELIQUIDO__________________________________________________________________ 9

PRACTICA N 4. CIRCUI TO DE CONTROL DE INTERRUPCIONES_____ 12

PRACTICA N 5. OBTENCIN DE UN BI ESTABLE GTD A PARTIR DE UNBIESTABLE J-K__________________________________________________________ 15

PRACTICA N 6. CONTROL DE NIVELES DE LQUIDOS_______________ 19

PRACTICA N 7. CERRADURA DE ALTA SEGURI DAD__________________ 23

PRACTICA N 8. CONTADOR SNCRONO MODULO 6, CON BI ESTABLES.___________________________________________________________________________ 27

PRACTICA N 9. CONTROL DE ENVASADO.____________________________ 30

PRACTICA N 10. SISTEMA DE CONTROL DE UNA CINTATRANSPORTADORA._____________________________________________________ 32

ANEXOS___________________________________________________________________ 36


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Estas 10 prcticas pertenecen a un curso de diseo y reparacin de circuitos digitales que

corresponda al segundo nivel del curso de Electrnica Digital realizado en el ao 1986.

Como veris, las primeras prcticas, comienza con un repaso a la lgica combinacional

ms sencilla con operadores lgicos AND, OR, NOT NAND y NOR, y posteriormente

alcanzando niveles ms complejos en sistemas secuenciales con transformacin de

biestables, contadores, comparadores, memorias y circuitos autmatas y, siempre

utilizando casos prcticos.

Veris tambin las fases de diseo utilizando la tabla de verdad y de transicin, los

diagramas de estados, los teoremas de reduccin de ecuaciones lgicas como Boole,

Karnaugh Morgan y la implementacin en circuito elctrico. El desarrollo de estas tablas,

en algunas prcticas, es un poco ms laboriosa y quizs complicada de entender para

algunos lectores sobre todo si no se conoce las tcnicas de planteamiento y simplificacin

de variables para determinadas condiciones lgicas de entrada y salida y, para ello, se

debe tener bien comprendido la temtica del problema para obtener al final un

planteamiento y resolucin correcto.

Al final del documento se aade un Anexo que contiene una tabla con los circuitos

integrados TTL ms utilizados y los data book de algunos integrados utilizados en las

prcticas.

Pretendo que con estas 10 prcticas se aporte, en principio, los conocimientos suficientes

para plantear y resolver un problema que tengamos que utilizar la lgica digital, aunque el

problema sea sencillo.

Y queda decir, por mi parte, que... las viejas prcticas nunca mueren.


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PRACTICA N 1. CERRADURA DIGITAL CODIFICADA

TEMA: DISEO Y REPARACIN DE CIRCUITOS COMBINACIONALES SENCILLOS

TITULO DE LA PRCTICA: CERRADURA DIGITAL

OBJETIVO DE LA PRACTICA:REPASO DE PUERTAS LGICAS AND, OR, NOT, NAND Y NOR

ENUNCIADO DEL PROBLEMA:

Disear un circuito digital para una cerradura electrnica que responda a una sola clave

combinacin. La clave secreta conocida nicamente por el propietario, se formar mediantecinco interruptores A, B, C, D y E.

Si es usada para abrir la cerradura, cualquier combinacin distinta de la clave secreta, debersonar una alarma(AL) . Esta alarma no debe dispararse mientras se est formando la clave deentrada, para ello, introduciremos una seal ms que llamaremos de validacin (V).

La seal de apertura (AP) debe activarse para la siguiente combinacin de seales de entrada:A, B, D = Nivel alto, C, E = Nivel bajo.

CIRCUITOS INTEGRADOS A UTILIZAR:

UNIDADESCIRCUITO

INTEGRADOFUNCIN LGICA

1 7404 Seis inversores. LP Lgica Positiva1 7408 Cudruplo puerta AND. Dos entradas. LP1 7410 Triple puerta NAND. Tres entradas. LP

ALIMENTACIN CIRCUITOS INTEGRADOS:

ALIMENTACIN + - 5 VCCTipo Pin + Vcc Pin - GND7404 14 77408 14 77410 14 7


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DESARROLLO DE LA PRCTICA:

Fase 1. Tabla de verdad.

ENTRADAS SALIDASV A B C D E AP AL1 1 1 0 1 0 1 0

TODAS LAS DEMAS COMBINACIONES, CON V = 1 0 1TODAS LAS DEMAS COMBINACIONES, CON V = 0 0 0

Fase 2. Obtencin de las ecuaciones lgicas de salida a partir de la tabla de verdad.

AP = A . B . C . D . E . V

AL = A . B . C . D . E . V + Todos el resto de combinaciones de A, B, C, D y E con V = A . B. C.D . E + V

Fase 3. Implementacin mediante puertas lgicas AND, NAND y NOT, de las ecuacionesobtenidas en la fase 2.

Fase 4. Montar el circuito correspondiente al esquema de la Fase 3 en el entrenador lgico.

Fase 5. Verificar el correcto funcionamiento. Medir con osciloscopio el diagrama de tiempos.


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PRACTICA N 2. CIRCUITO DE DECISIN MAYORITARIA


TITULO DE LA PRCTICA: CIRCUITO DE DECISIN MAYORITARIA



Una planta elctrica nuclear tiene entre sus circuitos digitales de control uno que debepresentar una fiabilidad especialmente elevada. Para aumentarla se usan tres circuitos

idnticos, lo que se conoce normalmente como redundancia modular triple.

Las salidas de estos tres circuitos se llevan a una puerta mayoritaria, la cual es un dispositivocuya salida es siempre concordante con la mayora de las entradas. Por tanto, si uno de loscircuitos falla, la salida de la puerta mayoritaria indicar lo que marquen los otros doscircuitos.


UNIDADES CIRCUITOINTEGRADO

FUNCIN LGICA

1 7408 Cudruplo puerta AND. Dos entradas. LP1 7432 Cudruplo puerta OR. Dos entradas LP


ALIMENTACIN + - 5 VCCTipo Pin + Vcc Pin - GND7408 14 77432 14 7


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0

1



ENTRADAS SALIDASA B C S0 0 0 00 0 1 00 1 0 00 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1

Fase 2. Obtencin de las ecuaciones lgicas de salida a partir de la tabla de verdad:

S = A . B . C + A . B . C + A . B . C + A . B . C

Fase 3. Simplificacin de las ecuaciones lgicas, por el mtodo de Karnaugh:

00 01 11 100 0 1 0

0 1 1 1

S = A.B + B.C + A.C

Fase 4. Implementacin mediante puertas AND y OR de la ecuacin obtenida en la fase 3.


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Fase 5.Montar el circuito correspondiente al esquema de la fase 4 en el entrenador lgico.

Fase 6.Verificar el correcto funcionamiento. Medir con el osciloscopio diagramas de tiempos.


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PRACTICA N 3. DETECCIN Y SEALIZACIN DEL NIVEL DE LIQUIDO


TITULO DE LA PRCTICA: DETECCIN Y SEALIZACIN DEL NIVEL DE LIQUIDO



En el centro de control del embalse de Guadalcacn necesitan instalar un panel decontrol que visualice y sealice tres niveles de llenado:

Nivel 1: Deteccin al 50 % y con sealizacin ptica de color verde Nivel 2: Deteccin al 75 % y con sealizacin ptica de color naranja Nivel 3: Deteccin al 100 % y con sealizacin ptica de color rojo intermitente y

salida de alarma.

El sistema debe sealizar y acumular los niveles que se vayan activando, produciendouna alarma cuando los tres niveles se encuentren activados, ejecutndose seguidamente laapertura de las compuertas del embalse.


UNIDADESCIRCUITO


1 7408 Cudruplo puerta AND. Dos entradas. LP1 7432 Cudruplo puerta OR. Dos entradas LP1 7404 Seis puertas inversores NOT. LP


ALIMENTACIN + - 5 VCCTipo Pin + Vcc Pin - GND7408 14 77432 14 77404 14 7


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10

0

1

0

1

0

1



SENSOR 1 SENSOR 2 SENSOR 3 NIVEL 1 NIVEL 2 NIVEL 30 0 0 0 0 00 0 1 0 0 00 1 0 0 0 00 1 1 0 0 01 0 0 1 0 01 0 1 0 0 0

1 1 0 1 1 0

1 1 1 1 1 1

Fase 2. Obtencin de las ecuaciones lgicas de salida a partir de la tabla de verdad, por elmtodo de Karnaugh.

Como se puede observar en la tabla hemos elegido en el Nivel 1 (50 %) los siguientesestados y simplificado por Karnaugh:

0 0 0 1 1 1 1 00 0 1 1

0 0 1 0

Nivel 1= S1 . S3 + S1 . S2; Sacando factor comn de S1 obtenemos: S1 ( S2 + S3 )

Como se puede observar en la tabla hemos elegido en el Nivel 2 (75 %) los siguientesestados y simplificado por el mtodo de Karnaugh:

0 0 0 1 1 1 1 00 0 1 00 0 1 0

Nivel 2= S1 . S2 ;

Como se puede observar en la tabla hemos elegido en el Nivel 3 (100 %) los siguientesestados y simplificado por Karnaugh:

0 0 0 1 1 1 1 00 0 0 00 0 1 0

Nivel 3= S1 . S2 . S3 ;


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Fase 3. Implementacin mediante puertas AND, OR y NOT de las ecuaciones obtenidas en lafase 2.

Fase 4. Montar el circuito correspondiente al esquema de la fase 3 en el entrenador lgico.Se podr simular las entradas de sensores con conmutadores para nivel uno y cero.Opcionalmente y a modo didctico se puede utilizar el siguiente circuito para detectar la sealde fluido.

Fase 5.Verificar el correcto funcionamiento. Simular la salida con un LED de color verde parael nivel 1, un LED de color naranja para el nivel 2 y un LED intermitente de color rojo para el

nivel 3.


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I1

I2

I3

I4

PRACTICA N 4. CIRCUITO DE CONTROL DE INTERRUPCIONES


TITULO DE LA PRCTICA: CIRCUITO DE CONTROL DE INTERRUPCIONES



Un submarino nuclear tiene un sistema de control y seguridad que detecten las siguientesanomalas:

1. Temperatura del reactor excesiva2. Nivel de radiacin en cabina por encima del normal3. Temperatura del refrigerante del reactor excesivo4. Ritmo de consumo del refrigerante por encima de lo normal

Disear un sistema que genere una seal de interrupcin y dos seales para indicar lasanomalas expuestas anteriormente de forma codificada y teniendo en cuenta la prioridaddeterminada por el nmero asignado a la entrada. (La seal 1 tendr ms prioridad que la 2 yas sucesivamente)


UNIDADESCIRCUITO


1 7408 Cudruplo puerta AND. Dos entradas. LP

2 7432 Cudruplo puerta OR. Dos entradas LP1 7404 Seis inversores. Lgica Positiva

P2

P3

Selector de

Interrupciones S1S2

Interrupcin

Identificacin


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ALIMENTACIN + - 5 VCC

Tipo Pin + Vcc Pin - GND7408 14 77432 14 77404 14 7



ENTRADAS SALIDASI1 I2 I3 I4 S1 S2 I0 0 0 0 0 0 0

0 0 0 1 0 0 1

0 0 1 0 0 1 1

0 0 1 1 0 1 1

0 1 0 0 1 0 1

0 1 0 1 1 0 1

0 1 1 0 1 0 1

0 1 1 1 1 0 1

1 0 0 0 1 1 1

1 0 0 1 1 1 1

1 0 1 0 1 1 1

1 0 1 1 1 1 1

1 1 0 0 1 1 1

1 1 0 1 1 1 1

1 1 1 0 1 1 1

1 1 1 1 1 1 1

Fase 2. Obtencin de las ecuaciones lgicas de salida a partir de la tabla de verdad.Seleccin por Maxterm.

I = I1 . I2 . I3 . I4 I = I1 + I2 + I3 + I4

S1 = I1 . I2 . I3 . I4 + I1 . I2 . I3 . I4 + I1 . I2 . I3 . I4 + I1 . I2 . I3 . I4

S2 = I1 . I2 . I3 . I4 + I1 . I2 . I3 . I4 + I1 . I2 . I3 . I4 + I1 . I2 . I3 . I4 + I1 . I2 . I3 . I4+

I1 . I2 . I3 . I4


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0001

11

10

00

0111

10

Fase 3. Simplificacin de las ecuaciones lgicas, por el mtodo de Karnaugh:

00 01 11 10

0 0 0 01 1 1 11 1 1 11 1 1 1

S1 = I1 . I2 ; S1 = I1 . I2 = I1 + I2 S1

00 01 11 100 0 1 1

0 0 0 01 1 1 11 1 1 1

S2 = I1 . I3 + I1 . I2

S2 = I1 . I3 + I1 . I2 = I1 + I3 . I2 S2

I = I1 + I2 + I3 + I4 (Interrupcin)

Fase 4. Implementacin mediante puertas AND, OR y NOT de las ecuaciones.

Fase 5. Montar el circuito correspondiente al esquema de la fase 4 en el entrenador lgico.

Fase 6. Verificar el correcto funcionamiento.


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PRACTICA N 5. OBTENCIN DE UN BIESTABLE GTD A PARTIR DE UNBIESTABLE J-K

TEMA: TRANSFORMACIN DE BIESTABLES

TITULO DE LA PRCTICA: OBTENCIN DE UN BIESTABLE GTD A PARTIR DE UN BIESTABLE J-K

OBJETIVO DE LA PRACTICA:REPASO DEL METODO DE TRANSFORMACIN DE BIESTABLES


Un laboratorio de instrumentacin debe de permanecer con unas condiciones ambientalesmuy estables. Temperatura, grado de humedad y grado de polucin son monitoreados demodo permanente con sensores que solo en caso de estar dentro de los limites permanecernsin dar la alarma. Estos sensores daran alarma tanto por exceso como por defecto. Lossensores los simularemos con interruptores que en caso de alarma el interruptor (sensor) daraun nivel alto.

Se pide disear un circuito de control que accione un equipo acondicionador de aire.

Su tabla de funcionamiento ser:

GRADO HUMEDAD TEMPERATURA POLUCIN Q(T+1)0 0 X Q(t)0 1 X Q(t) negado1 X 0 01 X 1 1

Nota:X significa indistintamente 0 1.

La tabla de funcionamiento anterior nos obliga a realizar un biestable GTD a partir del J-K que

disponemos. La tabla de verdad de un GTD es la siguiente:

G T D Q(T+1)0 0 X Q(t)0 1 X Q(t) negado1 X 0 01 X 1 1

Nota: X significa indistintamente 0 1


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Para el desarrollo de esta prctica dispondremos de los siguientes componentes:

UNIDADESCIRCUITO


1 7408 Cudruplo puerta AND. Dos entradas. LP1 7432 Cudruplo puerta OR. Dos entradas LP1 7404 Seis inversores. Lgica positiva1 7476 Doble flip-flop J-K. (Maestro auxiliar)


ALIMENTACIN + - 5 VCCTipo Pin + Vcc Pin - GND7408 14 77432 14 77404 14 77476 5 13


Fase 1. Tabla de verdad del biestable j-k.

ENTRADAS SALIDASJ K Q(t) Q(t+1)0 0 0 00 0 1 1

1 0 0 11 0 1 10 1 0 00 1 1 01 1 0 11 1 1 0


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00

01

11

10

00

01

11

10

Fase 2. Contraste comparacin entre la tabla del J-K y la del nuevo GTD del enunciado delproblema. Para ello estudiaremos los distintos valores de las entradas J-K atendiendo a supropia tabla de verdad para todas las combinaciones de la tabla de verdad del GTD.

G T D Q(T) Q(T+1) J K0 0 0 0 0 0 X0 0 0 1 1 X 00 0 1 0 0 0 X0 0 1 1 1 X 00 1 0 0 1 1 X0 1 0 1 0 X 10 1 1 0 1 1 X0 1 1 1 0 X 11 0 0 0 0 0 X1 0 0 1 0 X 11 0 1 O 1 1 X1 0 1 1 1 X 01 1 0 0 0 0 X1 1 0 1 0 X 11 1 1 0 1 1 X1 1 1 1 1 X 0

Nota: X significa indistintamente 0 1

Fase 3. Simplificacin de las salidas GTD Q(t), por el mtodo de Karnaugh:

Q(t)D

00 01 11 100 0 X X0 1 X X0 1 X X1 1 X X

J = G. T + G .D Q(t)D

00 01 11 10X X 0 0X X 0 1X X 0 1X X 1 1

K = G.T + G.D


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10K

20K 10uF

7404

Salida

1 2 3 4

7404

Fase 4. Implementacin del biestable GTD mediante puertas AND, OR, NOT y biestable J-K.


Fase 6.Verificar el correcto funcionamiento. Para ello insertar, mediante interruptores, losvalores (ceros y unos) a las entradas GTD del esquema obtenido en la fase 4, comprobandoque cumple la tabla de verdad del biestable GTD enunciado en la fase 1 y 2. Introducir unaseal de reloj a la entrada CK del biestable. Medir con el osciloscopio los diagramas detiempos. Montar el siguiente circuito astable como generador de seal cuadrada parautilizarlo a la entrada de seal de reloj CK con una frecuencia aproximada de 2 Hz.


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Bomba

Deposito (D)

- P(max)

-P (min)

- D (max)

- D (min)

Pozo (P)

PRACTICA N 6. CONTROL DE NIVELES DE LQUIDOS

TEMA: ELEMENTOS COMBINACIONALES Y SECUENCIALES

TITULO DE LA PRCTICA: CONTROL DE NIVELES DE LIQUIDOS

OBJETIVO DE LA PRACTICA:REPASO DE SENCILLOS ELEMENTOS DE MEMORIA(BIESTABLES)


Un pozo (P) debe de llenar un depsito (D) a travs de una bomba (B), y se desea efectuar elllenado de manera totalmente automtico. Para tal fin se sitan dos sondas en el pozo (P) y

otras dos en el depsito (D), de tal forma que las sondas del pozo indiquen una el nivelmnimo (Pmin) y la otra el nivel mximo (Pmx), as como tambin las dos sondas del depositoindicarn una el nivel mnimo (Dmin) y la otra el nivel mximo (Dmax). Estas cuatro sondasnos proporcionarn un nivel lgico alto cuando no las cubra el agua y un nivel lgico bajocuando si las cubra.

Simulando estas sondas mediante interruptores de nivel lgico, se desea disear un circuitoque controle la puesta en marcha y paro del motor, de acuerdo con las siguientescondiciones:

a) Siempre que la sonda D (mx) est cubierta o la P (min) no lo est, la bomba

permanecer parada.b) Siempre que la sonda (Dmin) no est cubierta por el agua el motor estar en marchasalvo en el caso de que la sonda (Pmin) tampoco est cubierta, en cuyo caso el motorha de estar parado.

c) Para las restantes condiciones (o casos lgicos) el motor permanecer como estuvieseinicialmente a dicha condicin.

d) En aquellos casos incoherentes, por avera de alguna de las sondas, el motor se parary dar una seal de alarma de nivel alto.

Nota:Se utilizar como circuito secuencial bsico el biestable R-S (NAND).


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UNIDADESCIRCUITO


1 7408 Cudruplo puerta AND. Dos entradas. LP1 7432 Cudruplo puerta OR. Dos entradas LP1 7404 Seis inversores. Lgica Positiva1 7410 Triple puerta NAND. Tres entradas. LP.1 7430 Cudruplo puerta OR. Dos entradas. LP.


ALIMENTACIN + - 5 VCC

Tipo Pin + Vcc Pin - GND7404 14 77408 14 77410 14 77430 14 77432 14 7



Tabla de verdad esquematizada de sensores pozo (P) y depsito (D)

POZO DEPSITO

P (mx) P (mn) D (mx) D (mn)ESTADO BOMBA

Q (t+1)SALIDA

ALARMA0 0 0 0 0 00 0 0 1 Incoherente 0 1

0 0 1 0 Q (t) 0

0 0 1 1 1 00 1 0 0 Incoherente 0 1

0 1 0 1 Incoherente 0 1



1 0 0 0 0 0


1 0 1 0 Q (t) 0

1 0 1 1 1 0

1 1 0 0 0 0

1 1 0 1 Incoherente 0 11 1 1 0 0 0

1 1 1 1 0 0


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Tabla de verdad de la clula R-S (NAND)

ENTRADAS SALIDASR S Q (t) Q (t+1)

0 0 0 ND (No determinado)0 0 1 ND (No determinado)0 1 0 00 1 1 01 0 0 11 0 1 11 1 0 01 1 1 1

Desarrollo de la tabla de sensores del pozo (P) y del depsito (D)

POZO DEPSITOP (mx) P (mn) D (mx) D (mn)

Q(T) Q(T+1) R-S (NAND)

0 0 0 0 0 0 X 10 0 0 0 1 0 0 10 0 0 1 0 0 X 10 0 0 1 1 0 0 10 0 1 0 0 0 X 10 0 1 0 1 1 1 X0 0 1 1 0 1 1 0

0 0 1 1 1 1 1 X0 1 0 0 0 0 X 10 1 0 0 1 0 0 10 1 0 1 0 0 X 10 1 0 1 1 0 0 10 1 1 0 0 0 X 10 1 1 0 1 0 0 10 1 1 1 0 0 X 10 1 1 1 1 0 0 11 0 0 0 0 0 X 11 0 0 0 1 0 0 11 0 0 1 0 0 X 11 0 0 1 1 0 0 11 0 1 0 0 0 X 11 0 1 0 1 1 1 X1 0 1 1 0 1 1 01 0 1 1 1 1 1 X1 1 0 0 0 0 X 11 1 0 0 1 0 0 11 1 0 1 0 0 X 11 1 0 1 1 0 0 1

1 1 1 0 0 0 X 11 1 1 0 1 0 0 11 1 1 1 0 0 X 11 1 1 1 1 0 0 1


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22

Fase 2. Obtencin de frmulas mediante mapas de Karnaugh:

Q(t)

D(max) D(max)D(min)

0 1 1 0 X 1 X X0 1 1 0 X 1 X X0 0 0 0 X X X X0 0 0 0 X X X X

R = D(mx) . Q(t) . P (mn) + Q(t)

Q(t)

D(max) D(max)D(min)

1 X X 1 1 0 1 11 X X 1 1 0 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 1

S = D (mx) . D (mn) . P (mn) . Q (t)

Fase 3. Implementacin mediante puertas AND, OR, NAND y NOT de las ecuaciones.


Fase 5. Verificar el correcto funcionamiento.


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PRACTICA N 7. CERRADURA DE ALTA SEGURIDAD

TEMA: AUTMATAS

TITULO DE LA PRCTICA: CERRADURA DE ALTA SEGURIDAD

OBJETIVO DE LA PRACTICA:REPASO DE LA TEORA DE DISEO DE AUTMATAS


Disear una cerradura de alta seguridad que cumpla las siguientes condiciones:

1. La cerradura responder solamente a una clave numrica inalterable en su orden, yser: 1, 3, 7.2. El operador que cometa un error al marcar la clave, precisar marcar el nmero

anterior del errado en la clave.

Nota:Al no poseer el entrenador digital un teclado decimal, sustituiremos este por tresinterruptores (SW1, SW2 y SW3) del entrenador. Los nmeros de la clave decimal sernformados en binario.


UNIDADESCIRCUITO


1 7408 Cudruplo puerta AND. Dos entradas. LP1 7432 Cudruplo puerta OR. Dos entradas LP1 7476 Doble flip-flop JK (Maestro auxiliar)1 74151 Multiplexor de 8 entradas. Lgica +


ALIMENTACIN + - 5 VCCTipo Pin + Vcc Pin - GND7408 14 77432 14 77476 5 1374151 16 8


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24

N = 1

(1)

N = 3

(1)

N = 7

(1) N = 7

(1,0)

(0)

N = 7

(0)

N = 3

N = 1


Fase 1. Diagrama de estados:

Fase 2. Clasificacin de estados y nmero de biestables. Existen 4 estados N que son: ( A, B,C y D).

El nmero de biestables ser:

n-1 n2 N 2

1 22 4 2

n = 2 Biestables

Fase 3. Circuito formador del cdigo binario.

PESOS ASIGNADOS 2

2

2

INTERRUPTORES SW1 SW2 SW3 Clave decimal 1 0 0 1

1 1 0 31 1 1 7

A/0 B/0 C/0 D/1


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25

N

N

Para formar la clave usaremos el multiplexorTTL 74151de 8 bits.

SALIDA = SW1 . SW2 . SW3 . E1 + SW1 . SW2 . SW3 . E3 + SW1 . SW2 . SW3 . E7

Fase 4. Tabla de Transiciones.

ENTRADA ESTADO (T) SALIDA ESTADO (T+1)VALORES DE ENTRADA

BIESTABLES

N QB QA Z QB QA JB KB JA KA0 0 0 0 0 0 0 X 0 X

1 0 0 0 0 1 0 X 1 X

0 0 1 0 0 0 0 X X 1

1 0 1 0 1 0 1 X X 1

0 1 0 0 0 1 X 1 1 X

1 1 0 1 1 1 X 0 1 X

0 1 1 1 1 1 X 0 X 0

1 1 1 1 1 1 X 0 X 0

QAQB

X X 0 1X X 0 1

KA = QBQA

QB

X 1 0 XX 0 0 X

KB = QA . X


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26

N

N

QAQB

0 1 X X

1 1 X X

JA = X + QB = X . QB

QAQB

0 X X 00 X X 1

JB = QA . X

Fase 5. Implementacin del circuito de una cerradura de alta seguridad, utilizando puertasAND, OR, biestables J-K y un multiplexor de 8 vas.


Fase 7. Verificar el correcto funcionamiento. Para ello se deber seleccionar con losinterruptores SW1 (A), SW2 (B) y SW3 (C) la clave 1,3,7. El primer dgito de la clave endecimal es el 1 que en binario ser SW1 en alto y SW2, SW3 en bajo, luego pulsar elinterruptor Enable (E).

De forma semejante actuar para cada uno de los restantes dgitos de la clave (3,7).


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27

PRACTICA N 8. CONTADOR SNCRONO MODULO 6, CON BIESTABLES.

TEMA: MDULO CONTADORES

TITULO DE LA PRCTICA: CONTADOR SNCRONO MODULO 6, CON BIESTABLES

OBJETIVO DE LA PRACTICA:PROBLEMA A DESARROLLAR EN EL AULA A FIN DE SERVIR DEEJEMPLO DEL MTODO DE DISEO DE MDULOS SNCRONOS CON BIESTABLES J-K, D, T.


Disear un mdulo contador sncrono 6 utilizando biestables tipo D.


UNIDADESCIRCUITO


1 7404 Seis inversores. Lgica positiva1 7408 Cudruplo puerta AND. Dos entradas. LP1 7410 Triple puerta NAND. Tres entradas. LP

1 7432 Cudruplo puerta OR. Dos entradas LP1 7474 Cudruple puerta OR. Dos entradas. LP


ALIMENTACIN + - 5 VCCTipo Pin + Vcc Pin - GND

7404 14 77408 14 77410 14 77474 14 7


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28

Qc

Qc

Qc


Fase 1. Determinar el nmero de biestables:

El nmero de biestables ser:

n-1 n2 N 2

2 32 6 2 n = 3 biestables

Fase 2. Tabla de verdad de las transiciones:

ESTADO T ESTADO T 1 ENTRADASQc Qb Qa Qc Qb Qa Dc Db Da0 0 0 0 0 1 0 0 1

0 0 1 0 1 0 0 1 0

0 1 0 0 1 1 0 1 1

0 1 1 1 0 0 1 0 0

1 0 0 1 0 1 1 0 1

1 0 1 0 0 0 0 0 0

Fase 3. Mapas de Karnaugh de las entradas

QbQa

1 0 0 11 0 X 1

Da = QaQb

Qa

0 1 0 10 0 X X

Db = Qb .Qa + Qa . Qb . Qc

QbQa

0 0 1 01 0 X X

Dc = Qa .Qb + Qa . Qc


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29

Fase 4. Implementacin de las ecuaciones lgicas resultantes en la fase 3 para el esquemade un mdulo contador sncrono 6.

Fase 5. Verificar el correcto funcionamiento del circuito. Para ello, insertar seales (pulsos interruptor) a la entrada de seal y verificar que cuenta de cero a cinco en binario.


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30

Cpsulas

Foco de luz Al contador

Foto detector

Motor

Frasco

Cinta transportadora

Seales de control demovimiento

PRACTICA N 9. CONTROL DE ENVASADO.

TEMA: AUTOMATISMOS CON CONTADORES

TITULO DE LA PRCTICA: CONTROL DE ENVASADO

OBJETIVO DE LA PRACTICA: REPASO DE CIRCUITOS CONTADORES Y COMPARADORES


En una fabrica de productos farmacuticos se desea controlar el llenado de frascosautomticamente, para ello se dispone un sistema que consta de:

a) Un detector fotoelctrico que detecta que cae una cpsula.b) Los pulsos del detector van a un contador de 4 bits (7493 con capacidad por tanto de

contar hasta 15)c) Mediante cuatro interruptores vamos a decidir el nmero de cpsulas a introducir en

cada frasco, nmero que ser fijo para cada tipo de medicamento, pero variable paradiferentes preparados.

d) Iremos comparando el nmero seleccionado mediante los interruptores y el nmeroque seale el contador, en un comparador de 4 bits (7485).

e) Cuando los nmeros sean iguales, hemos de poner a cero el contador para el llenadodel frasco siguiente.

f) Al mismo tiempo la seal de igualdad servir para controlar el movimiento de la cintatransportadora.g) Mientras se est llenando el frasco debe de estar encendido un LED de proceso

correcto de llenado.h) Si el nmero de cpsulas contadas fuera superior al nmero establecido previamente

mediante los interruptores, debe encenderse un LED de alarma.

El dibujo siguiente resume el proceso:


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31


UNIDADESCIRCUITO


1 7485 Comparador de 4 bits1 7493 Contador. Divide 2 y por 8




Fase 1. Implementacin del circuito de control descrito anteriormente, utilizando uncontador de 4 bits que cuente los pulsos de reloj (7493) y un comparador de 4 bits (7485)


Fase 3. Verificar el correcto funcionamiento. Simularemos los pulsos del fotodetectormediante una seal de reloj de periodo aproximado a 1 Hz. Medir con el osciloscopio eldiagrama de tiempos.


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PRACTICA N 10. SISTEMA DE CONTROL DE UNA CINTATRANSPORTADORA.

TEMA: AUTOMATISMOS CON MEMORIAS

TITULO DE LA PRCTICA: SISTEMA DE CONTROL DE UNA CINTA TRANSPORTADORA

OBJETIVO DE LA PRACTICA: SER UTILIZADA COMO EJEMPLO PRCTICO EN DISEO DEAUTMATAS


Una cinta transportadora circula transportando piezas procedentes de una cadena demontaje. Una clula fotoelctrica (simulada por un interruptor) detecta la presencia de unapieza en la cinta transportadora (bajo) de modo peridico (frecuencia de reloj).

Disear el automatismo que tras tres comprobaciones ms seguidas de que no existe piezaen la cinta transportadora d una salida de alarma.

Desarrollarlo por un autmata Moore

Nota:La presencia de una pieza en la cinta se simbolizar con un nivel bajo (0). La carenciade pieza por un nivel alto (1) del interruptor que representar a la clula fotoelctrica.


UNIDADESCIRCUITO


2 7476 Doble biestable J-K1 6330 Memoria EPROM (32x8)

Los biestables 7476 han de ser utilizados como tipo T.

La memoria 6330 (32x8) se utilizar para la generacin de las ecuaciones resultantes delproceso del disparo. Su conexionado, as como el programa a grabar, se realizar de acuerdoa las siguientes condiciones:

1. Las variables que conformarn las ecuaciones de diseo sern T0 (entradas biestables A) yQ0 (salida biestables A). Los subndices 0,1, etc., indicarn las entradas y salidas de losbiestables que se necesitan. As mismo, los valores de entradas se designarn como variablesX.

2. Las variables X. Q0, Q1, etc., se asignarn a las entradas del bus de direccin A0, A1,A2, etc., respectivamente. Las restantes entradas no usadas las fijaremospermanentemente en alto.


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33

1 1 1

1

00

0

0

3. Las variables T0, T1 y Z se asignarn respectivamente a las siguientes salidas del bus dedatos: D0, D1, D2. Las otras cinco restantes salidas del bus se fijarn permanentemente enalto.

4. Estas condiciones son nica y exclusivamente a fin de conseguir un nico diseo.Se deber indicar el programa a grabar en sus 8 posiciones de memoria (24 a 31).




Fase 1. Diagrama de estado: Moore.

Fase 2. Clasificacin de estados y nmeros de biestables. Existen por tanto 4 estados queson: A, B, C y D. El nmero de biestables ser:

n-1 n2 N 2

1 22 4 2 n = 2 biestables

A/0 B/0 C/0 D/1


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34

X

X

Fase 3. Tabla de transiciones.

ENTRADA ESTADO EN (T) SALIDA ESTADO EN (T+1)VALOR ENTRADA

BIESTABLES

X Q1 Q0 Z Q1 Q0 T1 T0

0 0 0 0 0 0 0 01 0 0 0 0 1 0 1

0 0 1 0 0 0 0 1

1 0 1 0 1 0 1 1

0 1 0 0 0 0 1 0

1 1 0 1 1 1 0 1

0 1 1 0 0 0 1 1

1 1 1 1 1 1 0 0

Fase 4. Obtencin de las ecuaciones. Mapas de Karnaugh.

Biestables:Q1

Q0

0 0 1 1

0 1 0 0

T1 = Q1 . X + X . Q0 . Q1

Q1Q0

0 1 1 0

1 1 0 1

T0 = Q0 . X + Q1 . X + Q0 . X

SALIDA Z

Z = Q1 . Q0

Fase 5. Grabacin de la memoria EPROM.

Las ecuaciones obtenidas en la fase anterior son:

T1 = Q1 . X + Q0 . Q1 . X

T0 = Q0 . X + Q1 . X + Q0 . X

Z = Q1 . Q0


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35

Segn estas ecuaciones, para una determinada combinacin de valores X1, Q0 y Q1correspondern un nico valor para T0, T1 y Z.

TABLA DE VERDAD

Bus direcciones Bus de datos

A4 A3 A2 A1 A0 D7 D6 D5 D4 D3 D2 D1 D0-- -- Q1 Q0 X -- -- -- -- -- Z T1 T0

ValorHexadecimal

1 1 0 0 0 1 1 1 1 1 0 0 0 F8

1 1 0 0 1 1 1 1 1 1 0 0 1 F9

1 1 0 1 0 1 1 1 1 1 0 0 1 F9

1 1 0 1 1 1 1 1 1 1 0 1 1 FB

1 1 1 0 0 1 1 1 1 1 0 1 0 FA

1 1 1 0 1 1 1 1 1 1 1 0 1 F9

1 1 1 1 0 1 1 1 1 1 0 1 1 FF

1 1 1 1 1 1 1 1 1 1 1 0 0 FC

Con la obtencin del programa a grabar dado en hexadecimal, as como la posicin dememoria correspondiente, finaliza el proceso de diseo. Slo resta montar asignando los pinesde entrada y salida de la memoria 6330 conforme se indica en el enunciado.

Fase 6. Implementacin del circuito de control de una cinta transportadora utilizando flip-flops y memoria. La clula fotoelctrica ha de ser simulada por un interruptor del entrenadorlgico, que en nuestro caso ser el SW1, correspondiente a la entrada X.

Nota: Inicializar el problema pasando el interruptor SW2 a cero (borrado) y pasarloposteriormente a uno.


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36

ANEXOS

TABLA DE CIRCUITOS INTEGRADOS TTL MAS USUALES:

7400 CUADRUPLE PUERTAS NAND DE 2 ENTRADAS

7402 CUADRUPLE PUERTAS NOR DE 2 ENTRADAS

7404 SXTUPLE BUFFER INVERSORES

7406 SEXTUPLE BUFFER INVERSORES. COLECTOR ABIERTO

7407 SXTUPLE INVERSORES. COLECTOR ABIERTO

7408 CUADRUPLE PUERTAS AND DE 2 ENTRADAS

7410 TREIPLE PUERTAS NAND DE 3 ENTRADAS

7411 TRIPLE PUERTA AND DE 3 ENTRADAS

7414 SXTUPLE TRIGGER-SCHMITT INVERSORES

7420 DOBLE PUERTA NAND DE 4 ENTRADAS7425 PUERTA NOR DUAL DE 4 ENTRADAS CON STROBE.

7427 TRIPLE PUERTA NOR DE 3 ENTRADAS

7430 PUERTA NAND DE 8 ENTRADAS

7432 CUADRUPLE PUERTA OR DE 2 ENTRADAS

7437 CUADRUPLE PUERTA CON BUFFER NAND DE 2 ENTRADAS

7440 DOBLE PUERTA CON BUFFER NAND DE 4 ENTRADAS

7442 DECODIFICADOR BCD A DECIMAL

7443 DECODIFICADOR EXCESO 3 A DECIMAL

7444 DECODIFICADOR EXCESO 3 A GRAY

7450 PUERTAS AND-OR-INVERT DE 2X2 ENTRADAS DUALES.7451 PUERTAS AND-OR-INVERT DE 2X2 ENTRADAS DUALES.

7453 PUERTA AND-OR-INVERT DE 4X2 ENTRADAS

7454 PUERTA AND-OR-INVERT DE 4X2 ENTRADAS

7460 AMPLIACIN DUAL DE 4 ENTRADAS

7470 FLIP-FLOP J-K

7473 FLIP-FLOP J-K MAESTRO AUXILIAR DUAL

7474 FLIP-FLOP TIPO D DUAL

7475 LATCH BIESTABLE DE 4 BITS

7476 FLIP-FLOP MAESTRO AUXILIAR DUAL J-K

7480 SUMADOR COMPLETO DE UN BIT

7481 RAM 16X1 (16 BITS, ESTATICAS)

7482 SUMADOR COMPLETO DE 2 BITS



7485 COMPARADOR DE MAGNITUD DE 4 BITS

7486 CUADRUPLE PUERTAS OR-EXCLUSIVA DE 2 ENTRADAS

7489 RAM DE 64 BITS (16 X 4)

7491 REGISTRO DESPLAZAMIENTO. ENTRADA SERIE / SALIDA SERIE. 8 BITS

7492 CONTADOR DIVISOR POR 12

7493 CONTADOR BINARIO DE 4 BITS

7494 REGISTRO DESPLAZAMIENTO. ENTRADA PARALELO / SALIDA SERIE. 4 BIT

7495 REGISTRO DESPLAZAMIENTO. ENTRADA PARALELO / SALIDA PARALELO. 4 B


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37

7496 REGISTRO DESPLAZAMIENTO. ENTR. PARALELO / SAL. PARALELO. 5 BITS

74100 LATCH BIESTABLE DE 4 BIT DUAL

74104 FLIP-FLOP J-K MAESTRO-AUXILIAR

74121 MONOESTABLE CON ENTRADA TRIGGER-SCHMITT

74123 MONOESTABLE REDISPARABLES DUAL CON BORRADO

74150 SELECTOR DE DATOS / MULTIPLEXORES 16 VIAS A 1 VIA

74151 SELECTOR DE DATOS / MULTIPLEXORES 8 VIAS A 1 VIA

74251 SELECTOR DE DATOS / MULTIPLEXORES DE 8 VIAS A 1 VIA

74153 SELECTOR DE DATOS DE 4 BITS DUALES

74154 DECODIFICADOR DE 4 A 16 VIAS

74155 DECODIFICADOR DUAL DE 2 A 4 VIAS

74156 DECODIFICADOR BCD A DECIMAL. COLECTOR ABIERTO.

74157 SELECTOR DE DATOS DE 2 BITS CUDRUPLES.

74161 CONTADOR BINARIO SINCRONO DE 4 BITS CON BORRADO ASNCRONO

74162 CONTADOR SINCRONO DE 4 BITS CON BORRADO SNCRONO DECIMAL

74164 REGISTRO DESPLAZAMIENTO . ENTRADA SERIE / SALIDA PARALELO. 8 BIT74166 REGISTRO DESPLAZAMIENTO. ENTRADA PARALELO / SALIDA SERIE. 8 BIT

74167 MULTIPLICADOR DE DCADAS

74178 REGISTRO DESPLAZAMIENTO. ENTRADA PARALELO / SALIDA PARALELO.4B

74180 GENERADOR / COMPROBADOR DE PARIDAD PAR / IMPAR DE 8 BITS

74181 ALU DE 4 BITS /GENERADOR DE FUNCIN

74182 SUMADOR GENERADOR DE ACARREO ADELANTADO

74192 CONTADOR DECIMAL BIDIRECCIONAL DE 4 BITS, SINCRONO PROGRAMAB.

74193 CONTADOR BINARIO DE 4 BITS BIDERECCIONAL, SINCRONO PROGRAMAB

74279 BIESTABLE R-S CON ACTIVACION A NIVEL BAJO

74284 MULTIPLICADOR BINARIO PARALELO DE 4 X 4 BITS.74285 MULTIPLICADOR BINARIO PARALELO.

74298 SELECTOR DE DATOS DE 2 BITS CUADRUPLE CON ALMACENAMIENTO

6522 VIA

6532 ROM I/O TIMER

2716 EPROM

2732 EPROM

6330 EPROM (32x8)

2016 RAM

6116 RAM6520 PIA

6502 MICROPROCESADOR

555 OSCILADOR-MULTIVIBRADO ASTABLE Y MONOESTABLE

741 AMPLIFICADOR OPERACIONAL


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DATA BOOK TTL 7474 FLIP-FLOP TIPO D DUAL


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39

DATA BOOK TTL 7476. FLIP-FLOP MAESTRO AUXILIAR DUAL J-K


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40

DATA BOOK TTL 7485 COMPARADOR DE MAGNITUD DE 4 BITS.


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41

DATA BOOK TTL 7493 CONTADOR DIVISOR POR 8 Y 16 BINARIO DE 4 BITS


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DATA BOOK TTL 74151 SELECTOR DE DATOS / MULTIPLEXOR 8 VIAS A 1 VIA.

Date post:	14-Oct-2015
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10 Practicas de Electronica Digital

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