Cyclone Vデバイス・ハンドブック、Volume 1、第9 …...(1)...

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CV-52009-2.0

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Cyclone V デバイス・ハンドブックVolume 1: デバイスのインタフェースおよび統2012 年 6月

June 2012CV-52009-2.0

9. Cyclone V デバイスの JTAG バウンダリ・スキャン・テスト

この章では、Cyclone® V でサポートされるバウンダリ・スキャン・テスト（BST）機能について説明します。

この章は、以下の項で構成されています。

■ 9–2 ページの「BST 動作コントロール」

■ 9–6 ページの「JTAG 動作の I/O 電圧」

■ 9–7 ページの「IEEE Std. 1149.1 BST 回路のイネーブルおよびディセーブル」

■ 9–8 ページの「BST の実行」

■ 9–9 ページの「IEEE Std. 1149.1 バウンダリ・スキャン・テストのガイドライン」

■ 9–10 ページの「IEEE Std. 1149.1 BST のアーキテクチャ」

■ 9–18 ページの「IEEE Std. 1149.1 JTAG の必須命令」

A, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos . Patent and Trademark Office and in other countries. All other words and logos identified as e holders as described at www.altera.com/common/legal.html. Altera warrants performance of its with Altera's standard warranty, but reserves the right to make changes to any products and ibility or liability arising out of the application or use of any information, product, or service tera. Altera customers are advised to obtain the latest version of device specifications before relying oducts or services.

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9–2 第 9章 : Cyclone V デバイスの JTAG バウンダリ・スキャン・テストBST 動作コントロール

BST 動作コントロールCyclone V デバイスは IEEE Std. 1149.1 BST をサポートしています。コンフィギュレーションの実行前と実行後だけでなく、コンフィグレーションの実行中にも Cyclone Vデバイスで BST を実行することができます。

IDCODEIDCODEは、各 Cyclone V デバイスに固有です。このコードは、JTAG チェインのデバイスを識別するために使用されます。

表 9–1 に、Cyclone V デバイスの IDCODE情報を示します。

表9‒1. Cyclone V デバイスの IDCODE 情報

タイプメンバ・コード

IDCODE (32 ビット )

バージョン(4 ビット )

パート・ナンバー (16ビット )

メーカー ID (11 ビット ) LSB (1 ビット )

Cyclone V E

A2 0000 0010 1011 0001 0101 000 0110 1110 1

A4 0000 0010 1011 0000 0101 000 0110 1110 1

A5 0000 0010 1011 0010 0010 000 0110 1110 1

A7 0000 0010 1011 0001 0011 000 0110 1110 1

A9 0000 0010 1011 0001 0100 000 0110 1110 1

Cyclone V GX

C3 0000 0010 1011 0000 0001 000 0110 1110 1

C4 0000 0010 1011 0001 0010 000 0110 1110 1

C5 0000 0010 1011 0000 0010 000 0110 1110 1

C7 0000 0010 1011 0000 0011 000 0110 1110 1

C9 0000 0010 1011 0000 0100 000 0110 1110 1

Cyclone V GT

D5 0000 0010 1011 0000 0010 000 0110 1110 1

D7 0000 0010 1011 0000 0011 000 0110 1110 1

D9 0000 0010 1011 0000 0100 000 0110 1110 1

Cyclone V SE

A2 0000 0010 1101 0001 0001 000 0110 1110 1

A4 0000 0010 1101 0000 0001 000 0110 1110 1

A5 0000 0010 1101 0001 0010 000 0110 1110 1

A6 0000 0010 1101 0000 0010 000 0110 1110 1

Cyclone V SX

C2 0000 0010 1101 0001 0001 000 0110 1110 1

C4 0000 0010 1101 0000 0001 000 0110 1110 1

C5 0000 0010 1101 0001 0010 000 0110 1110 1

C6 0000 0010 1101 0000 0010 000 0110 1110 1

Cyclone V STD5 0000 0010 1101 0001 0010 000 0110 1110 1

D6 0000 0010 1101 0000 0010 000 0110 1110 1

Cyclone V デバイス・ハンドブック 2012年 6月 Altera CorporationVolume 1: デバイスのインタフェースおよび統合

第 9 章 : Cyclone V デバイスの JTAG バウンダリ・スキャン・テスト 9–3BST 動作コントロール

サポートされる JTAGの命令表 9–2 に、Cyclone V デバイスでサポートされる JTAG 命令を示します。

表9‒2. Cyclone V デバイスでサポートされる JTAG 命令 ( その１ )

JTAG 命令命令コード説明

SAMPLE/PRELOAD 00 0000 0101

■ 通常動作中のデバイスのピンから信号を取り込んでテストすることができます。また、初期データ・パターンをデバイス・ピンに出力させることができます。

■ EXTEST命令をロードする前、更新レジスタにテスト・データをプリロードするためにこの命令を使用します。

■ SignalTap™ II Embedded Logic Analyzer にも使用されます。

EXTEST 00 0000 1111

■ 出力ピンにテスト・パターンを強制的に与え、入力ピンでテスト結果を取り込むことによって、外部回路との接続とボード・レベルの配線がテストできます。出力ピンに既知の High および Low のロジック・レベルを与えることによって、スキャン・チェイン内の任意のデバイスのピンでオープンおよび短絡を検出することができます。

■ バス・ホールドおよびウィーク・プルアップ抵抗の機能は、EXTEST時のハイ・インピーダンス・ステートに対して優先されます。

BYPASS 11 1111 1111

TDIピンとTDOピンの間に 1ビットのバイパス・レジスタを配置することによって、デバイスに通常の動作をさせながら、BSTデータが指定したデバイスをバイパスして、隣接したデバイスに同期転送されるようにすることができます。

USERCODE 00 0000 0111

■ JTAG チェインにあるデバイス内のユーザー電子署名（UES）を検査します。

■ 32ビットのUSERCODEレジスタを選択してTDIピンとTDOピンの間に配置することによって、USERCODE を TDO にシリアルにシフト・アウトさせることができます。

■ コンフィギュレーション前は、UES 値はデフォルトに設定され、デバイスが設定された後にユーザー定義されています。

IDCODE 00 0000 0110

■ JTAG チェイン内のデバイスを識別します。 IDCODE が選択されると、デバイス識別レジスタに 32 ビットのベンダ定義識別コードがロードされます。

■ IDCODEレジスタを選択し、これを TDIピンと TDOピンの間に配置することによって、IDCODE が TDO にシリアルにシフト・アウトされるようにすることができます。

■ IDCODEは、パワーアップ時および TAP RESET ステートでのデフォルト命令です。何の命令もロードせずに SHIFT_DR ステートに入って JTAG Device ID をシフト・アウトすることができます。

2012 年 6月 Altera Corporation Cyclone V デバイス・ハンドブックVolume 1: デバイスのインタフェースおよび統合

9–4 第 9章 : Cyclone V デバイスの JTAG バウンダリ・スキャン・テストBST 動作コントロール

HIGHZ 00 0000 1011

■ 非アクティブなドライブ状態への I/O ピンは、すべてのユーザーを設定します。

■ TDIピンとTDOピンの間に1ビットのバイパス･レジスタを配置することによって、I/O ピンをバウンダリ・スキャン・レジスタ内のデータで定義される状態に保持し、デバイスに通常の動作をさせながら、BST データが指定したデバイスをバイパスして、隣接したデバイスに同期転送させることができます。

■ コンフィギュレーション後にデバイスをテストする場合、プログラマブルなウィーク・プルアップ抵抗またはバス・ホールド機能によって、ピンの HIGHZ 値は無効になります。

CLAMP 00 0000 1010

■ TDIピンとTDOピンの間に1ビットのバイパス･レジスタを配置することによって、I/O ピンをバウンダリ・スキャン・レジスタ内のデータで定義される状態に保持し、デバイスに通常の動作をさせながら、BST データが指定したデバイスをバイパスして、隣接したデバイスに同期転送させることができます。

■ コンフィギュレーション後にデバイスをテストする場合、プログラマブルなウィーク・プルアップ抵抗またはバス・ホールド機能によって、ピンの CLAMP 値は無効になります。 CLAMP 値は、バウンダリ・スキャン・セル (BSC) のアップデート・レジスタに格納されている値です。

PULSE_NCONFIG (1) 00 0000 0001nCONFIGピンに物理的な影響を与えることなく、Low のパルスが与えられ、リコンフィギュレーションが行なわれる状態をエミュレーションします。

CONFIG_IO (1) 00 0000 1101

I/O コンフィギュレーション・シフト・レジスタ（IOCSR）を使用し、JTAG ポートを通して I/O リコンフィギュレーション

（リコンフィギュレーション中またはリコンフィギュレーション後）を実行できます。CONFIG_IO 命令は、nSTATUSピンがHigh になった後でのみ発行できます。

LOCK (1) 01 1111 0000

JTAG セキュリティ保護モードにデバイスを配置します。このモードでは、BYPASS、 SAMPLE/PRELOAD、 EXTEST、 IDCODE、 and SHIFT_EDERROR_REGおよび UNLOCK 命令がサポートされています。この命令は、ユーザー・モードでの JTAG コア・アクセスを使用してアクセスできます。それは、テストまたはユーザー・モードで外部 JTAG ピンを介してアクセスすることはできません。

UNLOCK (1) 11 0011 0001

他のすべての JTAG 命令へのアクセスを可能にするためのJTAG セキュア・モードからデバイスを解放します。この命令は、ユーザー・モードでの JTAG コア・アクセスを使用してアクセスできます。それは、テストまたはユーザー・モードで外部 JTAG ピンを介してアクセスすることはできません。

KEY_CLR_VREG 00 0010 1001 不揮発性キーをクリアします。KEY_VERIFY 00 0001 0011 不揮発性キーがクリアされていることを検証します。

表9‒2の注 :(1) この命令モードについて詳しくは、 Configuration、 Design Security、 and Remote System Upgrades in Cyclone V Devices の章を参照し

てください。

表9‒2. Cyclone V デバイスでサポートされる JTAG 命令 ( その２ )

JTAG 命令命令コード説明


http://www.altera.com/literature/hb/cyclone-v/cv_52007.pdf

第 9 章 : Cyclone V デバイスの JTAG バウンダリ・スキャン・テスト 9–5BST 動作コントロール

1 デバイスがリセット・ステートにある場合、nCONFIG または nSTATUS 信号が Lowになると、デバイス IDCODE の読み出しが正常に実行できない場合があります。デバイス IDCODE を正しく読み出すには、nCONFIGおよび nSTATUS信号が High のときにのみ IDCODE JTAG 命令を発行します。

JTAG セキュリティ保護モード改ざん保護ビットをイネーブルする場合、Cyclone V デバイスは、電源投入後すぐにJTAG セキュア・モードに入ります。 JTAG をセキュア・モードでは、唯一のバイパスは、BYPASS、 SAMPLE/PRELOAD、 EXTEST、 IDCODE、 SHIFT_EDERROR_REG、 UNLOCK命令はJTAG ピンでサポートされています。他の JTAG 命令のサポートを有効にするには、UNLOCK JTAG 命令を発行します。

回避するプライベート JTAG命令

c 次の命令コードを呼び出してはいけません。これらの命令は、デバイスを破損する場合があり、使用不能になる可能性があります。

■ 11 0001 0000

■ 00 1100 1001

■ 11 0001 0011

■ 11 0001 0111

■ 01 1110 0000

■ 11 1011 0011

■ 00 1110 0101

■ 00 1110 0110

■ 00 0010 1010

■ 00 0010 1011


9–6 第 9章 : Cyclone V デバイスの JTAG バウンダリ・スキャン・テストJTAG 動作の I/O 電圧

JTAG 動作の I/O 電圧IEEE Std. 1149.1 BST モードで動作する Cyclone V デバイスは、TDI、 TDO、 TMS、および TCKの必須ピンを使用します。Cyclone V デバイスは、オプションの TRSTピンをサポートしていません。 TCK ピンは内部ウィーク・プルダウン抵抗を備えていますが、TDI および TMSピンは内部ウィーク・プルアップ抵抗を備えています。TDO、 TDO、 TMS、および TCKピンは、I/O バンク 3A の 3.3、3.0、または 2.5-VCCPD 電源で駆動されます。JTAG コンフィギュレーション実行中、すべてのユーザー I/O ピンはトライ・ステートになります。

JTAG チェインはいくつかのデバイスをサポートしています。JTAG チェインに異なるVCCIO レベルを持つデバイスが含まれている場合、表 9–3 に示されたサポートされている TDOおよび TDI電圧の組み合わせを使用してください。TDOピンの出力電圧レベルは、ドライブする TDIピンの規格を満たす必要があります。

表9‒3. サポートされる TDO および TDI 電圧の組み合わせ

デバイス TDI 入力バッファ電源 (V)Cyclone V TDO VCCPD

VCCPD = 3.3 V (1) VCCPD = 3.0 V (1) VCCPD = 2.5 V (2)

Cyclone V

VCCPD = 3.3 v v vVCCPD = 3.0 v v vVCCPD = 2.5 v v v

Cyclone V 以外

VCC = 3.3 v (3) v (4) v (5)VCC = 2.5 v (3) v (4) v (5)VCC = 1.8 v (3) v (4) v (5)VCC = 1.5 v (3) v (4) v (5)

表9‒3の注 :(1) TDO 出力バッファは、VOH(MIN) = 2.4 V に適合します。(2) TDO 出力バッファは、VOH(MIN) = 2.0 V に適合します。(3) 入力バッファは 3.3 V を許容する必要があります(4) 入力バッファは 3.0 V を許容する必要があります(5) 入力バッファは 2.5 V を許容する必要があります


第 9 章 : Cyclone V デバイスの JTAG バウンダリ・スキャン・テスト 9–7IEEE Std. 1149.1 BST 回路のイネーブルおよびディセーブル

IEEE Std. 1149.1 BST 回路のイネーブルおよびディセーブルThe IEEE Std. 1149.1 BST 回路は、Cyclone V デバイスのパワーアップ時にイネーブルされます。しかし、Cyclone V SoC FPGA の場合、バウンダリ・スキャン・テストを実行するための HPS と FPGA の両方をパワーアップする必要があります。

必要のないときに IEEE Std. 1149.1 回路が誤ってイネーブルされないように、表 9–4に記載されているピンの接続には恒久的に回路をディセーブルします。　

表9‒4. Cyclone V デバイスの IEEE Std. 1149.1 回路の恒久的にディセーブルするピンの接続

JTAG ピン (1) ディセーブルする接続TMS バンク 3A の VCCPD 電源TCK GND

TDI バンク 3A の VCCPD 電源TDO オープンのままにします

表 9‒4の注 :(1) JTAG ピンは専用ピンです。Cyclone V デバイスの JTAG をディセーブルするソフトウェア・オプショ

ンはありません。


9–8 第 9章 : Cyclone V デバイスの JTAG バウンダリ・スキャン・テストBST の実行

BST の実行コンフィギュレーションを中断することなく、コンフィギュレーション中に

BYPASS、 IDCODE、および SAMPLE命令を実行できます。

他の JTAG 命令を発行するには、次のガイドラインに従います。

■ コンフィギュレーション前にテストを実行する場合は、nCONFIGピンを Lowに保持します。

■ コンフィギュレーション時に BST を実行するには、コンフィギュレーションを中断するには CONFIG_IO JTAG 命令を発行します。コンフィギュレーションが中断しているとき、BST を実行するために他の JTAG 命令を発行することができます。 BST が完了した後、デバイスをリコンフィギュレーションするために、PULSE_CONFIG JTAG 命令を発行するか、または、nCONFIGを Low にパルスします。

Cyclone V デバイスのチップ・ワイドのリセット (DEV_CLRn) ピンとチップ・ワイドの出力イネーブル (DEV_OE) ピンは、JTAG バウンダリ・スキャンまたはコンフィギュレーション動作に影響を与えません。これらのピンをトグルしても BST 動作（予測される BST 動作を除く）を妨害することはありません。

JTAG コンフィギュレーションを行う Cyclone V デバイスのボードをデザインする場合、専用コンフィギュレーション・ピンの接続を検討する必要があります。

f ピン接続について詳しくは、 Cyclone V Device Family Pin Connection Guidelinesを参照してください。

f IEEE Std.1149.1 回路を使用した JTAG コンフィギュレーションについて詳しくは、Configuration、 Design Security、 and Remote System Upgrades in Cyclone V Devices の章を参照してください。

f JTAG コンフィギュレーション・タイミングについて詳しくは、Cyclone V Device Datasheet を参照してください。


http://www.altera.com/literature/dp/cyclone-v/PCG-01014.pdfhttp://www.altera.com/literature/hb/cyclone-v/cv_51002.pdfhttp://www.altera.com/literature/hb/cyclone-v/cv_51002.pdfhttp://www.altera.com/literature/hb/cyclone-v/cv_52007.pdfhttp://www.altera.com/literature/hb/cyclone-v/cv_52007.pdf

第 9 章 : Cyclone V デバイスの JTAG バウンダリ・スキャン・テスト 9–9IEEE Std. 1149.1 バウンダリ・スキャン・テストのガイドライン

IEEE Std. 1149.1 バウンダリ・スキャン・テストのガイドラインIEEE Std. 1149.1 デバイスで BST を実行するときは、下記のガイドラインを使用します。

■ SHIFT_IRステートの最初のクロック･サイクル中に、インストラクション・レジスタから TDOピンを介して "10..." パターンがシフト・アウトしない場合、TAP コントローラは正しいステートに達していません。この問題を解決するには、以下の手順のいずれかを実行します。

■ TAP コントローラが正常に SHIFT_IRステートに達したことを確認します。 TAPコントローラを SHIFT_IRステートに進めるには、RESET ステートに戻り、コード 01100 を TMSピンに送信します。

■ デバイスの VCC、 GND、 JTAG、および専用コンフィギュレーション・ピンへの接続を確認します。

■ 最初の EXTESTテスト・サイクルの前に、SAMPLE/PRELOADテスト・サイクルを実行して、EXTESTモードに入るときに、デバイス･ピンに既知のデータが存在することを確認します。 OEJアップデート･レジスタに 0 がある場合、OUTJアップデート・レジスタのデータがドライブ・アウトされます。システム内の他のデバイスとの競合を回避するために、ステートは既知で正しくなければなりません。

■ EXTESTは、イン・サーキット・リコンフィギュレーション中にサポートされていないため、イン・サーキット・リコンフィギュレーション中に EXTESTテストを実行しないでください。テストを実行するには、コンフィギュレーションが完了

するまで待つこと、またはコンフィギュレーションを中断する CONFIG_IO命令を発行することができます。

■ コンフィギュレーション後は、差動ピン・ペアのどのピンもテストすることはで

きません。コンフィギュレーション後に BST を実行するには、内部のセルとして、これらの差動ピン・ペアに対応する BSC のグループを編集して再定義します。

1 BSC グループの定義について詳しくは、アルテラ・ウェブサイトの IEEE 1149.1 BSDL Files ページを参照してください。


http://www.altera.com/download/board-layout-test/bsdl/11491/bsd-11491.htmlhttp://www.altera.com/download/board-layout-test/bsdl/11491/bsd-11491.html

9–10 第 9章 : Cyclone V デバイスの JTAG バウンダリ・スキャン・テストIEEE Std. 1149.1 BST のアーキテクチャ

IEEE Std. 1149.1 BST のアーキテクチャこの項では、IEEE Std. 1149.1 BST のアーキテクチャを説明します。

IEEE Std. 1149.1 BST の機能IEEE Std. 1149.1 BST アーキテクチャ・テストは、物理的なテスト・プローブを使用しないでピンの接続をテストし、またデバイスの通常動作中にデータをキャプチャす

ることが可能です。

デバイスのバウンダリ・スキャン・セルは信号をピンに強制的に出力するか、ある

いはピンまたはロジック・アレイ信号からデータをキャプチャします。

■ 強制テスト・データは BSC にシリアルにシフト・インされます。

■ キャプチャされたデータはシリアルにシフト・アウトされ、外部で期待値と比較

されます。

図 9–1 には、BST アーキテクチャを示します。

f JTAG コンフィギュレーションについて詳しくは、Configuration、 Design Security、 and Remote System Upgrades in Cyclone V Devices の章を参照してください。

図9‒1. IEEE Std. 1149.1 バウンダリ・スキャン・テスト

CoreLogic

SerialData In

Boundary-Scan Cell

IC

CoreLogic

SerialData Out

JTAG Device 1 JTAG Device 2

Pin Signal

TestedConnection


http://www.altera.com/literature/hb/cyclone-v/cv_52007.pdfhttp://www.altera.com/literature/hb/cyclone-v/cv_52007.pdf

第 9 章 : Cyclone V デバイスの JTAG バウンダリ・スキャン・テスト 9–11IEEE Std. 1149.1 BST のアーキテクチャ

IEEE Std. 1149.1 BST 回路のレジスIEEE Std. 1149.1 BST 回路には、以下のレジスタが必要です。

■ 実行するアクションおよびアクセスするデータ・レジスタを決定するインストラ

クション・レジスタ。

■ TDIと TDO間に最小長のシリアル・パスを提供する 1 ビット長のデータ・レジスタであるバイパス・レジスタ。

■ デバイスのすべてのバウンダリ・スキャン・セルで構成されたシフト・レジスタ

であるバウンダリ・スキャン・レジスタ。

図 9–2 に、IEEE Std. 1149.1 回路の機能モデルを示します。

図9‒2. IEEE Std. 1149.1 BST 回路

a

UPDATEIRCLOCKIR

SHIFTIR

UPDATEDRCLOCKDR

SHIFTDR

TDI

Instruction Register

Bypass Register

Boundary-Scan Register

Instruction Decode

TMS

TCLK

TAPController

ICR Registers

TDO

Data Registers

Device ID Register



IEEE Std. 1149.1 BST ピンの機能表 9–5 には、IEEE Std. 1149.1 BST ピンの機能を示します。

IEEE Std. 1149.1 バウンダリ・スキャン・レジスタバウンダリ・スキャン・レジスタは、TDIピンを入力、TDOピンを出力として使用する大きなシリアル・シフト・レジスタです。バウンダリ・スキャン・レジスタは、Cyclone V の I/O ピンに関連付けられている 3 ビットのペリフェラル・エレメントで構成されています。バウンダリ・スキャン・レジスタを使用して、外部ピンの接続をテストしたり、内部データをキャプチャすることができます。

図 9–3 に、IEEE Std. 1149.1 デバイスの周辺にテスト・データをシリアルにシフトする方法を示します。

表9‒5. IEEE Std. 1149.1 ピンの説明

ピン説明機能

TDI テスト・データ入力

命令、テストおよびプログラミング・データ用のシリアル入力ピン。データは TCK の立ち上がりエッジでシフト・インされます。インストラクション・レジスタにデータを供給し、それによってデータ・レジスタに対するコントロール・ロジックが生成されます。

TDO テスト・データ出力

命令、テストおよびプログラミング・データ用のシリアル出力ピン。データは TCK の立ち下がりエッジでシフト・アウトされます。このピンは、データがデバイスからシフト・アウトされない場合はトライ・ステートになります。

TMS テスト･モードの選択

TAP コントローラ・ステート・マシンの遷移を決定するコントロール信号を提供する入力ピン。ステート・マシン内での遷移は、TCK の立ち上がりエッジで発生します。このため、ユーザーは TCK の立ち上がりエッジの前に TMSを設定する必要があります。 TMS は、TCK の立ち上がりエッジで評価されます。

TCK テスト･クロック入力

TAP コントローラを動作する BST 回路へのクロック入力。立ち上がりエッジで発生する動作と、立ち下がりエッジで発生する動作があります。

図9‒3. バウンダリ・スキャン・レジスタ

TCK TMS

TAP Controller

TDI

Internal Logic

TDO

Each peripheralelement is either anI/O pin, dedicatedinput pin, ordedicatedconfiguration pin.



Cyclone V デバイスの I/Oピンのバウンダリ・スキャン・セルCyclone V デバイス 3 ビット BSC は以下のレジスタで構成されています。

■ キャプチャ・レジスタは OUTJ、 OEJ、および PIN_IN信号によって内部デバイス・データに接続します。

■ アップデート・レジスタは PIN_OUTおよび PIN_OE信号を介して外部データに接続します。

TAP コントローラは、内部 IEEE Std. 1149.1 BST レジスタのグローバル・コントロール信号（shift、 clock、および update）を生成します。命令レジスタのデコード・モード信号を生成します。

バウンダリ・スキャン・レジスタ用のデータ信号パスは、シリアル・データ入力

（SDI）信号からシリアル・データ出力（SDO）信号までとなります。スキャン・レジスタは、デバイスの TDIピンから始まり、TDOピンで終わります。

図 9–4 に、Cyclone V デバイスのユーザー I/O BSC を示します。

表 9–6 に、Cyclone V デバイス内のすべての BSC のキャプチャおよびアップデート・レジスタの機能を示します。

図9‒4. Cyclone V デバイスの IEEE Std. 1149.1 BST 回路付きのユーザー I/O BSC

0

1

D Q

OUTPUT

D Q

OE

D Q

INPUT

D Q

INPUT

D Q

OUTPUT

D Q

OE

From orTo DeviceI/O CellCircuitryAnd/OrLogicArray

0

1

0

10

1

0

10

1

0

1

PIN_OUT

INJ

OEJ

OUTJ

VCC

SDO

Pin

SHIFT

SDI

CLOCK UPDATE HIGHZ MODE

PIN_OE

PIN_IN

OutputBuffer

CaptureRegisters

UpdateRegisters

GlobalSignals



表9‒6. Cyclone V デバイスのバウンダリ・スキャン・セルの説明(1)

ピン・タイプ

キャプチャドライブ

コメント出力キャプチャ・レジスタ

OE キャプチャ・レジスタ

入力キャプチャ・レジスタ

出アップデート・レジスタ

OE アップデート・レジスタ

入力アップデート・レジスタ

ユーザー I/O ピン OUTJ OEJ PIN_IN PIN_OUT PIN_OE INJ NA

専用クロック入力0

1 PIN_IN N.C. (2) N.C. (2) N.C. (2)

PIN_INは、クロック・ネットワークまたはロジック・アレイにドライブします。

専用入力 (3) 0 1 PIN_IN N.C. (2) N.C. (2) N.C. (2)PIN_INは、コントロール・ロジックにドライブします。

専用双方向（オープン・ドレイン） (4)

0 OEJ PIN_IN N.C. (2) N.C. (2) N.C. (2)

PIN_IN は、コンフィギュレーション・コントロールにドライブします。

専用双方向 (5) OUTJ OEJ PIN_IN N.C. (2) N.C. (2) N.C. (2)

PIN_IN はコンフィギュレーション・コントロールにドライブ、OUTJ は出力バッファをドライブします。

専用出力 (6) OUTJ 0 0 N.C. (2) N.C. (2) N.C. (2)OUTJ は出力バッファをドライブします。

表9‒6の注 :(1) TDI、 TDO、 TMS、 TCK、すべての VCC および GND ピンのタイプ、および VREF ピンが BSC が持っていません。(2) 接続なし (N.C.)。(3) PLL_ENA、 nCONFIG、 MSEL0、 MSEL1、 MSEL2、 MSEL3、 MSEL4nCE、 VCCSEL、 PORSEL、 nIO_PULLUP pins、および nCE ピンが含まれてい

ます。

(4) CONF_DONE および nSTATUS ピンが含まれています。(5) DCLK ピンが含まれています。(6) nCEO ピンが含まれています。



IEEE Std. 1149.1 TAP コントローラIEEE Std. 1149.1 TAP コントローラは、TCKの立ち上がりエッジでクロックされる 16 ステート・マシンで、TMSピンを使用してデバイスの IEEE Std. 1149.1 動作を制御します。

図 9–5 に TAP コントローラ・ステート・マシンを示します。

図9‒5. IEEE Std. 1149.1 TAP コントローラ・ステート・マシン

SELECT_DR_SCAN

CAPTURE_DR

SHIFT_DR

EXIT1_DR

PAUSE_DR

EXIT2_DR

UPDATE_DR

SHIFT_IR

EXIT1_IR

PAUSE_IR

EXIT2_IR

UPDATE_IR

TMS = 0

TMS = 0

TMS = 0

TMS = 1

TMS = 0

TMS = 1

TMS = 1

TMS = 0

TMS = 1

TMS = 0

TMS = 1

TMS = 1

TMS = 0TMS = 0

TMS = 1

TMS = 1

TMS = 0

TMS = 1

TMS = 0

TMS = 0

TMS = 1

TMS = 0

TMS = 0

TMS = 1

TMS = 0

RUN_TEST/IDLETMS = 0

TEST_LOGIC/RESETTMS = 1

TMS = 0

TMS = 1 TMS = 1

TMS = 1 TMS = 1

CAPTURE_IR

SELECT_IR_SCAN



また、5 TCKクロック・サイクルにわたって TMSを High に保持することによってTEST_LOGIC/RESETステートに TAP コントローラを強制することができます。TEST_LOGIC/RESETステートになると、TAPコントローラは TMSが Highに保持されている（TCKがクロックされている間）限りこのステートに留まります。TAP コントローラが TEST_LOGIC/RESETステートのときには、BST 回路はディセーブルされ、デバイスは通常の動作状態となり、インストラクション・レジスタは初期命令として

IDCODEで初期化されます。

図 9–6 には、IEEE Std. 1149.1 信号に対するタイミングの規格を示したものです。

IEEE Std. 1149.1 の動作を開始するには、TAP コントローラをシフト・インストラクション・レジスタ（SHIFT_IR）ステートに進めて、インストラクション・モードを選択し、TDIピンに適切なコードをシフト・インします。

図 9–7 の波形図は、インストラクション・レジスタへの命令コードの入力を表しています。また、TCK、 TMS、 TDI、 TDOおよび TAP コントローラのステートの値を示します。

図9‒6. IEEE Std. 1149.1 タイミング波形

TDO

TCK

tJPZX tJPCO

tJSCO tJSXZ

tJPH

tJSH

t JPXZ

tJCP tJPSU_TMS t JCL tJCH

TDI

TMS

Signal to be

Captured

Signal to be

Driven

tJPSU_TDI

tJSZX

tJSSU

図9‒7. インストラクション・モードの選択

TCK

TMS

TDI

TDO

TAP_STATE SHIFT_IR

RUN_TEST/IDLE SELECT_IR_SCAN

SELECT_DR_SCANTEST_LOGIC/RESET CAPTURE_IR EXIT1_IR



RESET ステートから、SHIFT_IRへ TAP コントローラを進めるために、TMSには 01100 のパターンを入力します。 TDOピンは、SHIFT_IRおよび SHIFT_DR ステートを除くすべてのステートでトライ・ステートになります。TDOピンは、いずれかの SHIFT_IRまたは SHIFT_DRステートに入った後の TCKの最初の立ち下がりエッジでアクティブになり、いずれかの SHIFT_IRまたは SHIFT_DRステートを終了した後の TCKの最初の立ち下がりエッジでトライ・ステートになります。

SHIFT_IRステートがアクティブになると、TDOはトライ・ステートを抜け、インストラクション・レジスタの初期ステートが TCKの立ち下がりエッジでシフト・アウトされます。 TDOは、SHIFT_IRステートがアクティブになっている限り、継続してインストラクション・レジスタの内容をシフト・アウトします。 TAP コントローラは、TMSが Low のときは SHIFT_IRステートになったままです。

SHIFT_IRステートの間、TCK の立ち上がりエッジで TDIピン上のデータをシフトすることによって、命令コードが入力されます。命令コードの最終ビットは、次のステート EXIT1_IRがアクティブになると同時にクロック駆動されなければなりません。 EXIT1_IRステートをアクティブにするために、TMSを High に設定します。 EXIT1_IRステートになると、TDOは再びトライ・ステートになります。TDO は、SHIFT_IRおよびEXIT1_IRステートを除いて、常にトライ・ステートになります。命令コードが正しく入力されると、TAP コントローラは後述する 3 つのモードの 1 つでテスト・データをシリアルにシフト・インします。

■ SAMPLE/PRELOADインストラクション・モード

■ EXTESTインストラクション・モード

■ BYPASSインストラクション・モード


9–18 第 9章 : Cyclone V デバイスの JTAG バウンダリ・スキャン・テストIEEE Std. 1149.1 JTAG の必須命令

IEEE Std. 1149.1 JTAG の必須命令この項では、必須の JTAG 命令について説明します。

SAMPLE/PRELOADインストラクション・モードキャプチャ・フェーズでは、キャプチャ・レジスタの前段にあるマルチプレクサが

アクティブなデバイスのデータ信号を選択します。このデータはクロックに同期してキャプチャ・レジスタに入力されます。アップデート・レジスタの出力にあるマルチプレクサは、デバイスの動作に影響を及ぼさないよう、アクティブ信号を選択しま

す。

シフト・フェーズ中には、デバイス周辺のキャプチャ・レジスタを通してデータを

クロック駆動することによってバウンダリ・スキャン・シフト・レジスタが形成さ

れ、TDOピンから出力されます。デバイスは同時に新しいテスト・データを TDIにシフト・インし、キャプチャ・レジスタの内容を置き換えることができます。

アップデート・フェーズでは、キャプチャ・レジスタ内のデータはアップデート・

レジスタに転送されます。このデータは次に、EXTESTインストラクション・モードで使用できます。


第 9 章 : Cyclone V デバイスの JTAG バウンダリ・スキャン・テスト 9–19IEEE Std. 1149.1 JTAG の必須命令

図 9–8 に、SAMPLE/PRELOADモードのキャプチャ、シフト、およびアップデート・フェーズを示します。

図9‒8. IEEE Std. 1149.1 BST SAMPLE/PRELOAD モード

1

0

D Q D Q 1

0

1

0

1

0D Q D Q 1

0

D Q D Q 1

0

OUTJ

OEJ

MODE

INJ

CaptureRegisters

UpdateRegisters

SDO

SDI SHIFT

CLOCK

UPDATE

1

0

D Q D Q 1

0

1

0

1

0D Q D Q 1

0

D Q D Q 1

0

OUTJ

OEJ

SDI SHIFT

CLOCK

UPDATE MODE

SDO

INJ

CaptureRegisters

UpdateRegisters

Capture Phase

Shift & Update Phases

In the capture phase, the signals at the pin, (OEJ and OUTJ) are loaded into the capture registers. The TAP controller’s CLOCKDR output supplies the CLOCK signals. The data retained in these registers consists of signals from normal device operation.

In the shift phase, the previously captured signals at the pin (OEJ and OUTJ) are shifted out of the boundary-scan register through theTDO pin using CLOCK. As data is shiftedout, you can shift in the patterns for the next test through the TDI pin capture registers.



図 9–9 に、SAMPLE/PRELOAD波形を示します。 TDIピンは、SAMPLE/PRELOAD命令コードをシフトします。 TAP コントローラは、CAPTURE_DRステートに進み、次にSHIFT_DRステートに進みますが、TMSが Low に保持されていれば、このステートに留まります。キャプチャ・フェーズ後にキャプチャ・レジスタ内に存在していたデータは、TDOピンからシフト・アウトされます。 TDIピンにシフト・インされた新しいテスト・データは、バウンダリ・スキャン・レジスタ全体をクロックされた後、TDOピンに出力されます。 TMSが 2 連続 TCKクロック・サイクルの間 High に保持されると、TAP コントローラはアップデート・フェーズのために UPDATE_DRステートに進みます。

EXTEST インストラクション・モードEXTESTは、SAMPLE/PRELOADとは異なる方法でデータを選択します。EXTESTは、出力および出力イネーブル信号のソースとして、アップデート・レジスタからデータを

選択します。EXTEST命令コードが入力されると、マルチプレクサはアップデート・レジスタのデータを選択します。これによって、以前の EXTESTまたはSAMPLE/PRELOADテスト・サイクルからこれらのレジスタに格納されていたデータは、強制的にピン信号として出力することができます。キャプチャ・フェーズでは、このテスト・データの結果はキャプチャ・レジスタに格納され、シフト・フェーズ中に

TDOへシフト・アウトされます。次に新しいテスト・データをアップデート・フェーズ中にアップデート・レジスタに格納できます。

図9‒9. SAMPLE/PRELOADシフト・データ・レジスタの波形

Data stored inboundary-scanregister is shiftedout of TDO.

After boundary-scanregister data has beenshifted out, dataentered into TDI willshift out of TDO.

UPDATE_IR

SHIFT_DR

EXIT1_DRSELECT_DR

CAPTURE_DR

EXIT1_IR

UPDATE_DR

SHIFT_IR

Instruction Code

TCK

TMS

TDI

TDO

TAP_STATE


第 9 章 : Cyclone V デバイスの JTAG バウンダリ・スキャン・テスト 9–21IEEE Std. 1149.1 JTAG の必須命令

図 9–10 に、EXTESTモードのキャプチャ、シフト、およびアップデート・フェーズを示します。

図9‒10. IEEE Std. 1149.1 BST EXTEST モード

1

0

D Q D Q 1

0

1

0

1

0D Q D Q 1

0

D Q D Q 1

0

OUTJ

OEJ

MODE

INJ

CaptureRegisters

UpdateRegisters

SDI SHIFT

CLOCK

UPDATE

SDO

1

0

D Q D Q 1

0

1

0

1

0D Q D Q 1

0

D Q D Q 1

0

OUTJ

OEJ

MODE

INJ

CaptureRegisters

UpdateRegisters

SDI SHIFT

CLOCK

UPDATE

SDOCapture Phase

In the capture phase, the signals at the pin (OEJ and OUTJ) are loaded into the capture registers. The TAP controller’s CLOCKDR output supplies the CLOCK signals. Previouslyretained data in the update registers drivePIN_IN and INJ, and allows the I/O pin to tri-state or drive a signal out.

Shift & Update Phases

In the shift phase, the previously captured signals atthe pins (OEJ and OUTJ) areshifted out of the boundary-scan register through the TDO pinusing CLOCK. As data is shiftedout, you can shift in the patterns for the next test through the TDI pin.

In the update phase, data is transferred from the capture registers to the updateregisters using the UPDATE clock. The update registers then drive PIN_IN and INJ, and allow the I/O pin to tri-state or drive a signal out.



図 9–11 に、EXTEST波形を示します。波形は、命令コードが異なることを除いて、SAMPLE/PRELOAD波形図と類似しています。 TDOピンからシフト・アウトされたデータは、キャプチャ・フェーズ後にキャプチャ・レジスタ内に格納されていたデータで

構成されます。TDIピンにシフト・インされた新しいテスト・データは、バウンダリ・スキャン・レジスタ全体をクロックされた後、TDOピンに出力されます。

BYPASS インストラクション・モードBYPASSモードは、すべて 1 のインストラクション・コードがインストラクション･レジスタにロードされるとアクティブになります。図 9–12 に、BYPASS波形を示します。 TAP コントローラが SHIFT_DRステートにある場合、データ信号は TCKの立ち上がりエッジの TDIからバイパス･レジスタにクロック・インされ、同じクロック・パルスの立ち下がりエッジの TDOでバイパス･レジスタからクロック・アウトされます。

図9‒11. EXTEST シフト・データ・レジスタ波形

Data stored inboundary-scanregister is shiftedout of TDO.

After boundary-scanregister data has beenshifted out, dataentered into TDI willshift out of TDO.

UPDATE_IR

SHIFT_DR

EXIT1_DRSELECT_DR

CAPTURE_DR

EXIT1_IR

UPDATE_DR

SHIFT_IR

Instruction Code

TCK

TMS

TDI

TDO

TAP_STATE

図9‒12. BYPASS シフト・データ・レジスタ波形

Data shifted into TDI onthe rising edge of TCK isshifted out of TDO on thefalling edge of the sameTCK pulse.

UPDATE_IR

SELECT_DR_SCAN

CAPTURE_DR

EXIT1_IR EXIT1_DR

UPDATE_DR

SHIFT_DR

Instruction Code

TCK

TMS

TDI

TDO

TAP_STATE

SHIFT_IR

Bit 2 Bit 3

Bit 1 Bit 2 Bit 4

Bit 1


第 9 章 : Cyclone V デバイスの JTAG バウンダリ・スキャン・テスト 9–23改訂履歴

改訂履歴表 9–7 に、本資料の改訂履歴を示します。

表9‒7. 改訂履歴

日付バージョン変更内容

2012 年 6 月 2.0■ 章を再構築。

■ 表 9–1 および表 9–2 を変更。

2011 年 10 月 1.0 初版。


9–24 第 9章 : Cyclone V デバイスの JTAG バウンダリ・スキャン・テスト改訂履歴


9. Cyclone VデバイスのJTAGバウンダリ・スキャン・テストBST動作コントロールIDCODEサポートされるJTAGの命令JTAGセキュリティ保護モード

回避するプライベートJTAG命令

JTAG動作のI/O電圧IEEE Std. 1149.1 BST回路のイネーブルおよびディセーブルBSTの実行IEEE Std. 1149.1バウンダリ・スキャン・テストのガイドラインIEEE Std. 1149.1 BSTのアーキテクチャIEEE Std. 1149.1 BSTの機能IEEE Std. 1149.1 BST回路のレジスIEEE Std. 1149.1 BSTピンの機能IEEE Std. 1149.1バウンダリ・スキャン・レジスタCyclone VデバイスのI/Oピンのバウンダリ・スキャン・セル

IEEE Std. 1149.1 TAPコントローラ

IEEE Std. 1149.1 JTAGの必須命令SAMPLE/PRELOADインストラクション・モードEXTESTインストラクション・モードBYPASSインストラクション・モード

改訂履歴

Date post:	29-Jan-2021
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Cyclone Vデバイス・ハンドブック、Volume 1、第9 …...(1)...

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