Voltage Mode Multiple Valued Analog to Quaternary Mapping

E. M. Martins and M. E. R. Romero

Abstract— Most of the digital processing is performed in the binary domain. With the increasing integration, chip area became an important resource to improve transistor density and energy efficiency. An alternative to reduce chip area is to increase the representation up to base B, domain D: (0, 1, 2,…, B – 1) known as Multiple-Valued Logic (MVL) to decrease chip wirings due to the fact that approximately 70% chip area is devoted to the interconnections. For the digital processing of analog signals an Analog to Digital Mapping is needed. This proposal is a mapping and not a complete analog to digital converter (ADC) due to the fact that there are not any circuits to correct errors, for example: linearity, bits synchronization, etc. This work presents a voltage mode multiple valued analog to quaternary mapping architecture for two digits utilizing the chosen universal set of MVL operators presented in the literature for quaternary base B=4:eAND1, eAND2, eAND3, Successor, and Maximum that allows to design any MVL digital circuit. Simulations on Cadence Tools for the AMS CMOS 0,35 µm technology will be presented to demonstrate concepts and circuit feasibility and functionality, showing correct behavior with respect to the specification and compatibility with the chosen universal set of gates.

Keywords— Analog to Digital Converter; Quaternary; Voltage Mode.

I. INTRODUCCIÓN on la creciente capacidad de integración hay nuevos desafíos y el área del circuito integrado (CI) es fundamental [1]. Una

alternativa para disminuir el área del chip es aumentar la representación de la base B=2 binaria, a la base B>2 de la Lógica de Múltiples Valores (MVL) con dominio D: (0,1,2,…,B-1). La Lógica de Múltiples Valores fue presentada por Lukasiewicz y Post para la lógica ternaria, B=3 [2], [3], [4]. Algunas de las ventajas del procesamiento digital en la MVL son: 1) disminución de las conexiones (aumentando la entropía para cada conexión) que implica en una reducción en el área del CI debido a que las interconexiones contribuyen en aproximadamente el 70% del área del chip [4], [5]; 2) la cantidad de los pines del CI disminuyen dando lugar a una reducción en el área y en el tamaño; 3) el procesamiento puede ser más rápido para los circuitos en la MVL en comparación con los circuitos binarios para la misma resolución [4]. Para procesar señales digitales en la MVL, se requiere de un conjunto completo de operadores en la MVL que permita la implementación de programas de minimización para disminuir la complejidad del proyecto del circuito digital [4], [5], [6], [7], [8], [9]. Para el procesamiento de señales analógicas, un convertidor analógico-digital en la MVL (CAD-MVL) es necesario para convertir la señal continua en una representación digital. El objetivo principal de este trabajo es presentar la transformación de la señal analógica para la señal digital con dos dígitos cuaternarios, base B = 4, con Dominio D: (0,1,2,3).

E. M. Martins, UFMS, Brasil, evandro.mazina@ufms.br M. E. R. Romero, UFMS, Brasil, romero@facom.ufms.br

La transformación de una señal analógica en una señal digital cuaternaria (00, 01, 02, 03, 10, ..., 32, 33) se muestra en la Fig. 1 de encima para abajo: la entrada analógica sinusoidal de 3,4kHz seguida por los dos dígitos cuaternarios: el más significativo (MSD) y el menos significativo (LSD). El foco principal de este articulo está en demostrar los conceptos, su funcionalidad correcta y la factibilidad del circuito y será propuesta la arquitectura básica que transforma de analógico para digital cuaternario y no un convertidor analógico/digital (CAD) completo, significando que no son incluidos circuitos de corrección de dígitos, ni circuitos adicionales para corregir errores de linealidad, etc..

Figura 1. Ejemplo de codificación del mapeo analógico a cuaternario.

La señal analógica de entrada se convertirá a la representación en la MVL utilizando la arquitectura básica del CAD Flash, ampliado para el dominio cuaternario y compatible con la implementación del conjunto universal escogido, compuesto de los operadores cuaternarios: eAND1, eAND2, eAND3, Sucesor, y Máximo ya presentados en la literatura [9]. El CAD Flash tiene dos codificaciones intermedias bien conocidas: el código termómetro y el código circular que representan el valor del voltaje analógico de la entrada. Para estos dos códigos la representación cuaternaria utiliza sólo dos niveles (0, 3), sin embargo, tenga en cuenta, que la transición del nivel 0 al nivel 3 debe ocurrir en la secuencia de 0 a 1 a 2 a 3 niveles lógicos. La arquitectura del CAD-MVL cuaternario es proyectada de la siguiente forma: 1) definir un conjunto de comparadores entre la tensión de entrada analógica y las tensiones de referencia con base en cada nivel de comparación que determinan las etapas de cuantificación, produciendo el código termómetro; 2) transformar el código termómetro en el código circular; 3) transformar el código circular en la codificación final cuaternaria [10], [11], [12]. Los resultados de la simulación en la herramienta (Virtuoso™) utilizando la tecnología de la Austria MicroSystems™ CMOS 0,35 µm, c35b4, demuestran la funcionalidad correcta con respecto a la especificación, la compatibilidad con el conjunto universal de compuertas en la MVL elegida, y la viabilidad de la implementación del circuito. Este documento está organizado así: En la sección II se discuten los trabajos relacionados; La sección III aborda los conceptos básicos; La sección IV ilustra la implementación del CAD-MVL; La sección V presenta los resultados de la simulación; La sección VI discute las limitaciones y las ventajas de la propuesta; Y la sección VII resume las conclusiones y los trabajos futuros.

C

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II. TRABAJOS RELACIONADOS Se han propuesto en la literatura circuitos para procesar

señales digitales en la MVL y también hay diferentes arquitecturas para convertir señales analógicas en la MVL. El conjunto universal de operadores en la MVL para cualquier base B fue desarrollado en [13] con base en un álgebra que permite la implementación de programas de minimización. Este conjunto universal de operadores para la base cuaternaria B = 4, está compuesto por: eAND1, eAND2, eAND3, Sucesor, Máximo que se han implementado en la tecnología CMOS permitiendo el proyecto de cualquier circuito digital cuaternario [9]. Se han propuesto elementos de memoria: flip-flop en la MVL en la tecnología CMOS; flip-flop ternario tipo D con funciones de preset y clear; registros de desplazamiento y flip-flop proyectados en lógica difusa (fuzzy sets) [14], [15], [16], [17].

Son bien conocidas las arquitecturas de convertidores de analógico/digital binario como Flash y Folding con características de rendimiento como: resolución de bits, relación señal a ruido y distorsión (SINAD), entre otras [10], [18], [19], [20], [21]. Se ha propuesto [22] una transformación algorítmica (cíclica) para 4 dígitos cuaternarios en modo de corriente utilizando tecnología CMOS con base en la conversión de un único dígito cuaternario conectados en cascada para alcanzar la resolución requerida, operando a una frecuencia de muestreo de 200 kHz con una fuente de alimentación de 5 V. Otra propuesta de convertidor cuaternario de cuatro dígitos se encuentra en [23] con una fuente de alimentación de 1,3 V, con frecuencia de muestreo de 10 MHz, con tecnología de 0,13 µm trabajando en el modo de corriente. Una arquitectura paralela para un CAD-MVL con base en el operador de modulo (MOD), que se construye utilizando N réplicas de un convertidor de un único dígito en el modo de voltaje, con una fuente de alimentación de 3 V y baja frecuencia de muestreo ha sido simulada en OrCAD [24]. Para reducir el número de los comparadores en el DAC Flash se ha propuesto un convertidor folding cuaternario de cuatro dígitos en el modo de corriente con un interpolador analógico utilizando un codificador de binario a cuaternario, con base en la tecnología n-well estándar de 0,35 µm, con una fuente de alimentación de 3,3 V y frecuencia de muestreo de 14 MHz [25].

III. CONCEPTOS BÁSICOS Los conceptos básicos están relacionados con la arquitectura

DAC Flash en el dominio cuaternario compatible con la implementación de los operadores cuaternarios escogidos ya presentados en la literatura [13]. También incluye un elemento de memoria (Delay Latch: D-Latch) cuaternario y su metodología de síntesis de circuito junto con los códigos correspondientes (termómetro, circular, cuaternario).

A. Conjunto universal de operadores

Figura 2. Representación de las compuertas cuaternarias.

El conjunto universal propuesto con los operadores eAND1, eAND2, eAND3, Sucesor y Máximo presentados en [13] con la

representación simbólica de las compuertas como se observa en la Fig. 2, se replica brevemente a continuación, con el propósito de mejorar la claridad de la presentación.

Operador Producto Extendido, eANDi (a1, a2): a1 *i a2 = i, si y solo si a1 = a2 = i; si no son iguales, a1 *i a2 = 0, por ejemplo, si a1 = 2, a2 = 0, entonces a1 *1 a2 = 0; Si a1 = 1, a2 = 1, entonces a1 *1 a2 = 1.

Operador Sucesor (a1): a11 se define como el siguiente

elemento en el dominio cíclico ordenado cuaternario D: (0, 1, 2, 3) [4], [13] cuando el sucesor se aplica una vez a (a1). a1

2 es el segundo elemento en el dominio cíclico ordenado, etc., por ejemplo, si (a1 = 2) a1

1 = 3, a12 = 0, a1

3 = 1. Operador Máximo, MAX(a1, a2): a1 + a2 = a1, si y solo si a1 ≥

= a2; si no son iguales, a1 + a2 = a2, por ejemplo, si a1 = 2, a2 = 0, entonces a1 + a2 = a1 = 2.

La metodología de síntesis para la función cuaternaria F(a1, a2) inicia aplicando el operador MAX a las funciones Fi(a1, a2) para i = 1, i = 2, i = 3, es decir, F(a1, a2) = F1(a1 , a2) + F2 (a1, a2) + F3 (a1, a2).

TABLA I EJEMPLO DE LA FUNCIÓN PARA SINTETIZAR F(A1, A2) = F1(A1, A2)

+ F2(A1, A2) + F3(A1, A2).

a1\a2 0 1 2 3

0 0 0 0 01 1 0 0 02 2 0 0 03 0 0 0 3

Este proceso se muestra en el ejemplo de la Tabla I obteniendo la función, es como sigue:

F (a1, a2) = F1 (a1, a2) + F2 (a1, a2) + F3 (a1, a2) (1) F1 (a1, a2) = a1 *1 a2

2 F2 (a1, a2) = a1 *2 a2

2 F3 (a1, a2) = a1

3 *3 a2 F (a1, a2) = a1 *1 a2

2 + a1 *2 a22 + a1

3 *3 a2

en la suma de términos de producto extendido (SOEP) [13], análogamente a la suma de términos de producto (SOP) en la síntesis de circuitos binarios. La función Fi(a1, a2) está compuesta de todos los minitérminos en los que Fi(a1, a2) = i. Un minitérmino es un término de producto extendido (eAND1 o eAND2 o eAND3) en el que todas las variables se presentan una vez y sólo una vez en alguna forma del operador sucesor. Por ejemplo, en la Tabla I, utilizando el hecho de que el término de producto extendido eANDi (a1, a2) produce la salida lógica i cuando a1 = i y a2 = i, entonces se obtiene un minitérmino para cada Fi(a1, a2). Como por ejemplo, para F1(a1, a2), el minitérmino es a1 *1 a2

2 para (a1 = 1, a2 = 0).

B. D-latch MVL

Existen muchas alternativas para definir el latch tipo D cuaternario, pero de manera análoga a la metodología binaria, independientemente del estado actual Q, el siguiente estado Q* toma el valor de la entrada D después de un retardo, como sigue:

Q* = D *1 D + D *2 D + D *3 D (2)

El D-latch que se puede implementar con base en el latch Set-Reset (SR-latch). El SR-latch debe efectuar:1) Acción establecer (Set): Q* = S si y solo si S = 1 o 2 o 3 y R = 0; 2) Acción

MAZINA MARTINS AND ROMERO ROMERO : VOLTAGE MODE MULTIPLE VALUED 793

restablecer (Reset): (Q * = 0) S si y solo si S = 0 y R = 1 o 2 o 3; 3) Acción mantener (Hold) : (Q * = Q) si y solo si S = 0 y R = 0; 4) Acción prohibida: (Q * = indefinido) si y solo si S = 1 o 2 o 3 y R = 1 ó 2 ó 3. Como se muestra en Fig. 3, la implementación del D-latch se efectúa ajustando las entradas Set y Reset del SR-latch de modo que el siguiente estado Q* = D después de un retardo, donde la entrada D del D-latch está conectada a la entrada Set del SR-latch y también la entrada D está conectada a un sucesor y a un eAND1 para ingresar a la entrada de Reset del SR-latch. La entrada Set se retrasa con un circuito en cascada de cuatro compuertas MAX para conseguir ejecutar la función de mantener el estado Q (hold), como se explica más adelante.

TABLA II TAMAÑO DE LOS TRANSISTORES.

NOR1 Pmos Nmos NOR2 Pmos Nmos

Width 10µm 10µm Width 10µm 10µm

Length 0,35µm 0,35µm Length 0,35µm 0,35µm

Para esta implementación se midieron los niveles lógicos (0, 1, 2, 3) en la simulación como [0 V, 0,686 V), [1,681 V, 1,301 V), [1,301 V, 2,016 V ), [2,016 V, 3,0 V], respectivamente. La idea de implementación del D-latch se presenta en la Fig. 3 con el tamaño de los transistores, como se muestra en la Tabla II. La arquitectura propuesta para el Set-Reset utiliza sólo una célula de memoria para almacenar todos los valores lógicos posibles, esta celda de memoria se denomina Latch en la Fig 3. El bloque denominado Latch en la Fig. 3 en la izquierda esta detallado en la Fig. 3 a la derecha y se construye con dos compuertas NOR con dos valores lógicos de acuerdo con tres posibilidades de estados lógicos: [0, 1] o [0, 2] o [0, 3] ajustando automáticamente una fuente de alimentación para los valores V = 1 o V = 2 o V = 3, respectivamente.

Figura 3. Circuito D-latch (izquierda). Detalles del sub-bloque

latch en la salida del D-latch (derecha).

Para decidir cuál de los niveles lógicos se está utilizando, la tensión de alimentación V se genera mediante: 1) el sub-bloque A que maneja las acciones Set y Reset; 2) el sub-bloque B que maneja las acciones de mantener (Hold) y restablecer (Reset). La salida de la compuerta MAX selecciona entre las salidas generadas por el bloque A (A1, A2, A3), las salidas generadas por el bloque B (B1, B2, B3) y el valor fijo de tensión en 1 (1 V.). Este valor fijo mantiene la polarización como mínimo siempre en 1 V. En los nombres A1, B1, etc., A y B representan la salida del respectivo sub-bloque (A o B) y 1, 2, 3 representan el nivel lógico que se va a configurar para entrar en la compuerta Max que controla la tensión V. El problema principal en esta arquitectura se presenta en la acción de mantener (Q* = Q), cuando Set = 0 y Reset = 0. Como por ejemplo, Set = 3 y Reset = 0 establece Q* = 3, entonces, para ejecutar la acción de mantener, se requiere la

transición para Set = 0 y Reset = 0 manteniendo Q* = 3. La transición de la entrada Set = 3 pasa por Set = 2 y por Set = 1 y por lo tanto, dependiendo de las condiciones de carrera entre Q (debido a la retroalimentación en el circuito B) y Set, la acción de mantener podría ser la correcta, resultando en Q* = 3 o los resultados erróneos Q* = 2 o Q* = 1. El análisis es similar cuando se desea mantener Q=2. El retraso producido por las cuatro compuertas MAX en cascada entre la entrada D y la señal denominada set delay en la Fig. 3 resuelven este problema. La Fig. 4. muestra el sincronismo del SR-latch desde encima para abajo en la figura se observa: el Reset, el Set, la tensión adaptable V y Q funcionando correctamente.

Figura 4. Resultados de voltaje – vs– tiempo del SR-latch.

C. Arquitectura para la transformación de La Señal analógica para cuaternaria

La transformación de la señal analógica a cuaternaria se realiza mediante: 1) ajustar las tensiones de referencia para comparar con el voltaje de entrada; 2) establecer las etapas de cuantificación requeridas; y 3) representar la salida en el código (00, 01, 02, 03, 10, ..., 32, 33). La idea principal es proyectar el circuito de transformación con base en la conocida arquitectura DAC Flash binaria, configurando la arquitectura cuaternaria con tres subsistemas: el primer subsistema considera (4N - 1) pasos de cuantificación para N dígitos cuaternarios para producir el código termómetro determinando el número de dígitos de la representación digital (resolución); el segundo subsistema considera la generación del código circular; y el tercer subsistema considera la generación de la codificación cuaternaria.

IV IMPLEMENTACIÓN DE LA ARQUITECTURA ANALÓGICA A CUATERNARIA

Sin restringir la generalidad de los resultados, definimos VINMax = 2 V como la entrada analógica máxima en este trabajo, y entonces el voltaje para el digito menos significativo (LSD) es como sigue:

VLSD = VINMax/42 = 0,125 V (3)

La arquitectura del mapeo de la señal analógica a cuaternaria se muestra en la Fig. 5. En la arquitectura, el primer subsistema está compuesto por los divisores de resistencias R y los circuitos comparadores analógicos que producen el código termómetro; el segundo subsistema consta de las compuertas TC-gate que producen el código circular; y el tercer subsistema se compone de

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las compuertas Max (1, 2, 3 en la figura) y las compuertas MVL. Las compuertas MVL se componen de: sucesor (S), eANDi, las compuertas MAX (MSD, LSD de los dígitos más y menos significativos, respectivamente) y los circuitos de latch que producen el código final cuaternario.

Figura 5. Arquitectura Flash cuaternaria.

A continuación se detalla la implementación de los subsistemas:

Primer subsistema: compuesto por los comparadores T01 hasta T15 (15 = 42 - 1) para 2 dígitos, en los que la tensión de entrada VIN se compara con los voltajes de referencia derivados de VREFi para cada nivel. Esas referencias de tensión (VREFi) son generadas por 16 divisores de resistencias, todos ellos con resistencia R (10 kΩ) excepto el primero que es 3/2 R (VREF01) y el último que es 1/2 R (VREF15). Las salidas T01 hasta T15 trabajan en dos niveles (0 V, 3 V) para producir el código termómetro, Para i = 1 hasta 15

Si (VREFi ≤ VIN) T0i = 3 si no T0i = 0

TABLA III TC-GATE: B⊕A, X CONDICIÓN “NO IMPORTA”.

B\A 0 1 2 30 0 0 0 X1 3 0 0 02 3 0 0 03 3 3 0 0

Segundo subsistema: Las salidas de T01 hasta T15 (código termómetro) entran a las entradas de la compuerta denominada TC-gate correspondiente al circuito de la Fig. 6, que convierte el código termómetro al código circular. El operador implementado por ese circuito tiene el símbolo ⊕, como se muestra en la Tabla III y la ecuación es como sigue:

C01 = T01 ⊕ T02 C02 = T02 ⊕ T03 ... C14 = T14 ⊕ T15 C15 = T15 ⊕ 0 (4) T0i está conectado a la entrada B de la compuerta TC-gate en

la Fig. 6 para i impar y T0i está conectado a la entrada A de la compuerta TC-gate para i par. La implementación de la compuerta TC-gate se muestra en la Fig. 6.MP4 y MN4 forman un inversor, cuando la entrada se incrementa de 0 a 3 el umbral es igual a 1,5 V y cuando se disminuye de 3 a 0 el umbral es igual a 1,2 V; MP33 Y MN25 también forman un inversor, cuando la entrada se incrementa de 0 a 3 el umbral es igual a 0,7 V y cuando se disminuye de 3 a 0 el umbral es igual a 1,5 V; y el circuito compuesto de MP31, MP32 y MN23, MN24 forman una compuerta lógica AND (binaria, niveles lógicos 0, 3), cuando la entrada se incrementa de 0 a 3 el umbral es igual a 1,25 V y cuando se disminuye de 3 a 0 el umbral es igual a 1,1 V.

Figura 6. Implementación de la compuerta TC-gate.

Los umbrales se eligieron para evitar un pico de tensión en la salida al nivel lógico 0 V en la salida de la compuerta TC-gate cuando la tensión de entrada está aumentando o disminuyendo entre 0 V y 3 V, teniendo en cuenta la condición de “no importa” en la definición de TC-gate y la salida para los niveles 1 y 2 que nunca deben ocurrir lógicamente en las entradas, pero en realidad en la implementación aparecen porque una transición de niveles lógicos de 0 a 3 se produce como 0 a 1 a 2 a 3.

Tercer subsistema: de acuerdo con la Tabla IV se trata de la codificación final cuaternaria (MSD, LSD) que es generada por el código circular que entra en los operadores MAX denominados (1, 2, 3) para generar las señales M1, M2, M3, L1, L2, L3. Para implementar este mapeo se necesita el conjunto universal de operadores cuaternarios, como sigue:

MM1= M12 *1 M12 LL1 = L12 *1 L12 (5) MM22 = M23 *2 M23 LL2 = L23*2 L23 (6) MM3 = M3 LL3 = L3 (7)

Figura 7. Simulación de la conversión analógica a cuaternario,

de arriba a abajo: entrada sinusoidal de 3,4 kHz, MSD, LSD.

A continuación se detalla la implementación de cada nivel lógico.

MAZINA MARTINS AND ROMERO ROMERO : VOLTAGE MODE MULTIPLE VALUED 795

TABLA IV DE LA FIG. 5: MAPEO DEL CÓDIGO CIRCULAR PARA EL CÓDIGO

CUATERNARIO.

Código Circular

MM

3

MM

2

MM

1

MSD

LL

3

LL

2

LL

1

LSD

000000000000000 0 0 0 0 0 0 0 0 300000000000000 0 0 0 0 0 0 1 1 030000000000000 0 0 0 0 0 2 0 2 003000000000000 0 0 0 0 3 0 0 3 000300000000000 0 0 1 1 0 0 0 0 000030000000000 0 0 1 1 0 0 1 1 000003000000000 0 0 1 1 0 2 0 2 000000300000000 0 0 1 1 3 0 0 3 000000030000000 0 2 0 2 0 0 0 0 000000003000000 0 2 0 2 0 0 1 1 000000000300000 0 2 0 2 0 2 0 2 000000000030000 0 2 0 2 3 0 0 3 000000000003000 3 0 0 3 0 0 0 0 000000000000300 3 0 0 3 0 0 1 1 000000000000030 3 0 0 3 0 2 0 2 000000000000003 3 0 0 3 3 0 0 3

Nivel lógico 1: M1 entra en ambas entradas de la compuerta eAND1 para producir el nivel lógico 1. De manera análoga para el LSD, L1 entra en ambas entradas de la compuerta eAND1 para producir el nivel lógico 1. El circuito de retardo se utiliza para igualar el retardo con respecto al circuito que controla el nivel 2, correspondiente aproximadamente, al mismo retardo que una compuerta sucesora.

Nivel lógico 2: M2 entra en ambas entradas de la compuerta eAND2 para producir el nivel lógico 2. De manera análoga para el LSD, L2 entra en ambas entradas de la compuerta eAND2 para producir el nivel lógico 2.

Nivel lógico 3: El nivel 3 ya está ajustado. El circuito de retardo se utiliza para igualar el retardo con respecto al circuito que controla el nivel 2, correspondiente aproximadamente, al mismo retardo del circuito en cascada de tres compuertas sucesoras y una eAND3.

V RESULTADOS DE LA SIMULACIÓN

La simulación se realiza utilizando Virtuoso™ V10.8: AMS HIT-Kit = 3.50 tech = c35b4. Para la implementación del conjunto universal para las compuertas propuestas en [9], el CMOS D-latch y los comparadores se utilizó la biblioteca de la MicroSystems CMOS de Austria 0,35 µm en conjunto con la biblioteca AMS (CORELIB); y las tensiones de referencia para la comparación se establecen con resistencias de R = 10 kΩ de la misma biblioteca. Los resultados de las Fig. 7 para la implementación muestra la simulación de encima para abajo: 1) la tensión de entrada (0 V a 2 V) Vin – vs – Tiempo para una sinusoidal de 3,4 kHz; 2) El MSD (0, 1, 2, 3); 3) el LSD (0, 1, 2, 3, 0, 1. ...) con resultados correctos como 00, 01, 02, 03, 10, 11, 12, 13, 20, 21, 22, 23, 30, 31, 32, 33. El resultado de las Fig. 8 muestra la señal sinusoidal reconstruida (V) – vs – Tiempo de 3,4 kHz, como sigue.

V = (MSD *4 + LSD) * 2/15 (8)

En esta ecuación el símbolo + representa la operación de adición (no el operador Máximo) y * representa la multiplicación y MSD, LSD son definidos y es como sigue.

M3 = (X15 +X14+X13 + X12

M2 = (X11 + X10 + X09+ X08 M1 = (X07 + X06 + X05 + X04) (9) MSD = M3 + M23 *2M23 + M12*1M12 (10) L3 = (X15 + X11 + X07 + X03) L2 = (X14 + X10 + X06 + X02) L1 = (X13 + X09 + X05 + X01) (11) LSD = L3 + L23*2 L23 + L12*1L12

Figura 8. Señal sinusoidal de entrada de 3,4 kHz reconstruida,

ENOB = 3,709.

TABLA V RESULTADOS DE LAS MEDICIONES: NÚMERO EFECTIVO DE BITS,

RELACIÓN SEÑAL RUIDO Y DISTORSIÓN, NÚMERO EFECTIVO DE DÍGITOS.

Frecuencia Hz

ENOB Bits

SINAD dB

ENOD Dígitos

430 3,841 24,88 1,9205860 3,821 24,76 1,9105

1720 3,775 24,49 1,88753400 3,709 24,08 1,8545

34000 3,037 20,04 1,518566800 2,711 18,08 1,3555

Para ilustrar el comportamiento del mapeo de la señal analógica a cuaternario, en la Tabla V se muestran la relación entre la señal, ruido y distorsión (SINAD) y el número efectivo de bits (ENOB) para diferentes frecuencias simuladas, que fueron calculados utilizando la función spectrum de la calculadora (Virtuoso Tools). ENOB y SINAD están relacionados como sigue:

ENOB = (SINAD – 1,76) = 6,02 (13)

donde los valores 1,76 y 6,02 están expresados en dB. Para el lector interesado en una explicación detallada, se sugiere consultar la ayuda de la función spectrum en la herramienta Virtuoso. Obsérvese que el número efectivo de dígitos (ENOD) está relacionado con ENOB ya que 2 bits son equivalentes a 1 dígito cuaternario.

VI DISCUSIÓN DE LOS RESULTADOS El objetivo principal es demostrar la funcionalidad correcta de

la arquitectura para el mapeo de la señal analógica a la señal digital cuaternaria compatible con el álgebra elegida y las compuertas implementadas. La arquitectura propuesta no es un convertidor completo de la señal analógica a la señal digital porque faltan circuitos importantes de control de errores. Es evidente que existen circuitos necesarios que se deben agregar para implementar un DAC MVL útil para propósitos prácticos. La simulación de la arquitectura presenta un comportamiento correcto. Está claro que hay que mejorar otras características

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relacionadas con los errores de linealidad, sincronización de bits, respuesta de frecuencia, meta estabilidad, etc..

Debe observarse que el dominio cuaternario tiene márgenes de ruido más bajos en comparación con el dominio binario. El principal problema en la implementación de esta arquitectura en la MVL está relacionado con la sincronización, como se observó en la simulación de la señal de entrada de 68 kHz (no mostrada aquí por falta de espacio) hay situaciones que conducen a la pérdida de un dígito y esto también se presenta en la implementación del circuito TC-gate. Obsérvese en la salida de la Tabla III que cuando la entrada está subiendo, T02 cambiará de 0V a 2 V y está conectado en las entradas del circuito TC-gate para producir C01 y C02. Debido al tamaño escogido en los CMOS de la compuerta TC-gate, la salida C02 es controlada primero por la señal T02 evitando la salida eventual en el nivel 0. Cuando la señal de entrada está disminuyendo de 2 V a 0 V la salida C01 está controlada primero por la señal T02 evitando también la salida de nivel 0. La sincronización también es un problema en la implementación del latch y esa es la razón del sub-bloque de retardo en la implementación como fue discutido anteriormente. Para ilustrar el comportamiento de mapeo se utiliza el número efectivo de bits (ENOB). Tenga en cuenta que un dígito cuaternario es equivalente a dos bits binarios, entonces para 34 kHz se pierde casi un bit, y para 68 kHz se pierde más de un bit, por supuesto, esta respuesta de frecuencia es baja y es también un punto de mejora que debe ser resuelto con los circuitos adicionales que no fueron implementados en esta propuesta, como por ejemplo, para controlar la meta estabilidad en los comparadores. Para efectos de comparación se construyó también un mapeo analógico a binario (no mostrado aquí) en el que los subsistemas primero y segundo son iguales y el tercer subsistema que es el mapeo binario a cuaternario se implementó con compuertas binarias. Las compuertas binarias utilizadas se tomaron de la biblioteca AMS. El mapeo binario produce 3,6 ENOB a 34 kHz y 3,06 ENOB a 1,3 MHz, lo que demuestra que la principal cuestión está relacionada con las compuertas cuaternarias, como se esperaba. La limitación de frecuencia se relaciona primero con la compuerta MAX debido a que la compuerta elige la entrada que tiene el máximo valor y conecta su entrada a la salida, por lo que la carga es manejada por la entrada de la compuerta MAX y no por la compuerta MAX. Para verificar esta limitación entre la salida del MVL TC-gate y las entradas MAX se conectó un buffer para manejar la carga a la entrada MAX y se notó la mejora. También, la falta de circuitos de control de meta estabilidad, limita la respuesta en frecuencia.

La otra cuestión está relacionada con la compuerta Sucesor en la que los umbrales entre los niveles lógicos son menores y esta compuerta, en las transiciones de nivel, puede superar los límites de nivel. En esos casos, las compuertas eANDi conectadas en la salida de la compuerta Sucesor salta a cero aumentando los picos y causando eventuales pérdidas en los dígitos de salida reduciendo adicionalmente la relación señal / ruido y por lo tanto el ENOD. En resumen, se pueden mejorar las compuertas MAX, Sucesor y eANDi presentadas en [9] y utilizados aquí para abordar estas cuestiones. Sin embargo, el objetivo principal de este mapeo que es demostrar la funcionalidad correcta y la viabilidad del circuito fue conseguido.

VII CONSIDERACIONES FINALES Y TRABAJOS FUTUROS

El mapeo de la señal analógica a la señal digital cuaternaria extendiendo las ideas de proyecto del flash binario ha sido presentado y simulado con Cadence Tools con la tecnología Austria MicroSystems 0,35 µm CMOS. Se ha demostrado que la arquitectura propuesta es compatible con el conjunto universal de operadores: eAND1, eAND2, eAND2, Sucesor y Máximo ya presentados en la literatura y se muestra la funcionalidad correcta del circuito. La principal ventaja de esta propuesta es que el proyecto de la transformación analógica a digital en la MVL es similar al caso binario, disminuyendo la curva de aprendizaje de síntesis de circuitos en la MVL y posibilitando el procesamiento digital en la MVL de las señales analógicas. El trabajo futuro está relacionado con la mejora de los circuitos de compuertas cuaternarias, los elementos de memoria D-latch y la implementación de circuito integrado agregando los circuitos de corrección de errores.

AGRADECIMIENTOS

Los autores desean agradecer al Centro Tecnológico de Electrónica e Informática de Mato Grosso do Sul (CTEI-MS) de la Universidad Federal de Mato Grosso do Sul por el soporte logístico y el acceso al Programa Cadence University y al Conselho Nacional de Desenvolvimento Científico e Tecnológico (CNPq), por el financiamiento.

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Evandro Mazina Martins recibió el B.S. de la Universidad Presbiteriana Mackenzie, Sao Paulo, Brasil, en 1981, y el M.Sc. y Ph.D. de la Universidad Estatal de Campinas, Campinas, Brasil, en 1996 y 1999, respectivamente. Es profesor titular en la Universidad Federal de

Mato Grosso do Sul, Campo Grande, Brasil. Sus intereses de investigación incluyen convertidores A/D de alta velocidad, procesamiento de señal digital y lógica de múltiples valores.

Milton Ernesto Romero recibió el Ph.D. en Ingeniería Informática de la Universidad de Roma "La Sapienza", Roma, Italia, en 1999, y el M.Sc. en Ingeniería Eléctrica de la Universidad Católica, Río de Janeiro, Brasil, en 1988. Recibió los titulos de Ingeniero Electrónico de la Universidad Javeriana en

1982 y de Ingeniero Mecánico de la Universidad Nacional en 1983, Bogotá, Colombia. Es profesor asociado en la Universidad Federal de Mato Grosso do Sul, Campo Grande, Brasil. Sus actividades de investigación incluyen computación de alto rendimiento, procesamiento de señal digital, convertidores A/D, álgebra de múltiples valores y álgebra de Clifford.

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