MAX 10 FPGA器件体系结构 · 2020-06-02 · 右两侧相邻的单元以驱动lab...

MAX 10 FPGA 器件体系结构

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M10-ARCHITECTURE | 2017.02.21

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mailto:[email protected]?subject=MAX%2010%20FPGA%E5%99%A8%E4%BB%B6%E4%BD%93%E7%B3%BB%E7%BB%93%E6%9E%84%20(M10-ARCHITECTURE%202017.02.21)%20%E7%9A%84%E5%8F%8D%E9%A6%88&body=%E9%9D%9E%E5%B8%B8%E6%84%9F%E8%B0%A2%E6%82%A8%E7%9A%84%E5%8F%8D%E9%A6%88%E3%80%82%E8%AF%B7%E5%9C%A8%E8%AF%84%E8%AE%BA%E4%B8%AD%E6%8C%87%E6%98%8E%E7%9B%B8%E5%85%B3%E7%9A%84%E9%A1%B5%E7%A0%81%E5%92%8C%E6%AE%B5%E8%90%BD%EF%BC%8C%E8%B0%A2%E8%B0%A2%E3%80%82

https://www.intel.cn/content/dam/altera-www/global/zh_CN/pdfs/literature/hb/max-10/m10_architecture-ch.pdf

https://www.intel.cn/content/www/cn/zh/programmable/documentation/sss1397439908414.html

内容

1. MAX® 10 FPGA 器件体系结构.............................................................................................. 31.1. 逻辑阵列模块.......................................................................................................... 4

1.1.1. LAB 互联................................................................................................... 51.1.2. LAB 控制信号..............................................................................................61.1.3. 逻辑单元....................................................................................................7

1.2. 嵌入式存储器........................................................................................................ 111.3. 嵌入式乘法器........................................................................................................ 12

1.3.1. 18-Bit 乘法器............................................................................................121.3.2. 9-Bit 乘法器............................................................................................ 13

1.4. 时钟和 PLL........................................................................................................... 141.4.1. 全局时钟网络............................................................................................ 151.4.2. 内部振荡器............................................................................................... 161.4.3. PLL 模块和位置..........................................................................................16

1.5. 通用 I/O.............................................................................................................. 191.5.1. MAX 10 I/O Bank 体系结构........................................................................ 191.5.2. MAX 10 I/O Bank 位置..............................................................................19

1.6. 高速 LVDS I/O......................................................................................................211.6.1. MAX 10 高速 LVDS 电路............................................................................. 211.6.2. MAX 10 高速 LVDS I/O 位置........................................................................21

1.7. 外部存储器接口......................................................................................................231.7.1. 外部存储器接口的 MAX 10 I/O Bank.............................................................. 23

1.8. 模数转换器........................................................................................................... 241.8.1. ADC 模块位置........................................................................................... 25

1.9. 配置方案..............................................................................................................271.9.1. JTAG 配置................................................................................................ 271.9.2. 内部配置.................................................................................................. 28

1.10. 用户闪存............................................................................................................ 281.11. 电源管理............................................................................................................ 28

1.11.1. 单电源器件............................................................................................. 291.11.2. 双电源器件............................................................................................. 291.11.3. 电源管理控制器方案.................................................................................. 291.11.4. 热插拔................................................................................................... 29

1.12. MAX 10 FPGA 器件体系结构的文档修订历史................................................................ 30

内容

MAX 10 FPGA 器件体系结构反馈

2


1. MAX® 10 FPGA 器件体系结构

MAX® 10 器件的组成如下：

• 逻辑阵列模块（LAB）

• 模数转换器（ADC）

• 用户闪存（UFM）

• 嵌入式乘法器模块

• 嵌入式存储模块（M9K）

• 时钟和锁相环（PLL）

• 通用 I/O

• 高速 LVDS I/O

• 外部存储器接口

• 配置闪存（CFM）


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Intel Corporation. All rights reserved. Agilex, Altera, Arria, Cyclone, Enpirion, Intel, the Intel logo, MAX, Nios,Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/orother countries. Intel warrants performance of its FPGA and semiconductor products to current specifications inaccordance with Intel's standard warranty, but reserves the right to make changes to any products and servicesat any time without notice. Intel assumes no responsibility or liability arising out of the application or use of anyinformation, product, or service described herein except as expressly agreed to in writing by Intel. Intelcustomers are advised to obtain the latest version of device specifications before relying on any publishedinformation and before placing orders for products or services.*Other names and brands may be claimed as the property of others.

ISO9001:2015Registered


https://www.intel.com/content/www/us/en/quality/intel-iso-registrations.html



图 1. MAX 10 器件的典型器件平面规划

• 各个 MAX 10 器件中每种模块的数量和位置各不相同。

• 某些 MAX 10 器件可能不包含指定的模块。

嵌入式乘法器嵌入式存储器

PLL

逻辑阵列模块

I/O BanksPLL

PLL PLL

I/O Ba

nks

I/O Banks

I/O Ba

nks

Internal Flash

CFM

时钟

UFM

ADC b

lock

相关链接

• MAX 10 器件数据手册提供更多关于 MAX 10 器件规范和性能的信息。

• MAX 10 FPGA 器件概述提供更多关于 MAX 10 器件中最大资源量的信息

1.1. 逻辑阵列模块

LAB 是包含一组逻辑资源的可配置逻辑模块。

每个 LAB 包含以下组件：

• 16 个逻辑单元（LE）—MAX 10 器件中的最小逻辑单元

• LE 进位链—进位链通过 LAB 中的每个 LE 进行串行传播

• LAB 控制信号—将控制信号驱动到 LAB 中 LE 的专用逻辑

• 局部互联—在同一 LAB 的 LE 之间传输信号。

• 寄存器链接—在 LAB 中将某个 LE 寄存器输出传输到相邻 LE 寄存器




4

https://www.intel.cn/content/www/cn/zh/programmable/documentation/mcn1397700832153.html#mcn1397643748870

https://www.intel.cn/content/www/cn/zh/programmable/documentation/myt1396938463674.html#myt1396939274982


图 2. MAX 10 器件的 LAB 结构

来自相邻模块的直链互联

到相邻模块的直链互联

行互联

列互联

局部互联LAB

来自相邻模块的直链互联

到相邻模块的直链互联

Quartus® Prime Compiler 将相关逻辑布局在 LAB 或相邻的 LAB 中，支持使用局部和寄存器链的连接来实现性能和面积有效性。

1.1.1. LAB 互联

LAB 局部互联是由列和行互联以及在相同的 LAB 中 LE 的输出端驱动的。

直接链接连接可最大限度减少使用行和列互联，从而提供更高性能和灵活性。直接链接连接使能左右两侧相邻的单元以驱动 LAB 的局部互联。这些单元分别是：

• LAB

• PLL

• M9K 嵌入式存储模块

• 嵌入式乘法器

每个 LE 通过加速局部和直接链接互联可驱动多达 48 个 LE。



反馈 MAX 10 FPGA 器件体系结构

5


图 3. MAX 10 器件的 LAB 局部和直接链接互联

LAB

到右侧的直链互联

来自右侧LAB、 M9K存储器模块、嵌入式乘法器 PLL或IOE输出的直链互联

来自左侧LAB、

M9K存储器模块、嵌入式乘法器、

PLL或IOE输出的直链互联

局部互联

到左侧的直链互联

LEs

1.1.2. LAB 控制信号

每个 LAB 都包含专用逻辑以将控制信号驱动到各自 LE 中。

控制信号包括：

• 两个时钟信号

• 两个时钟使能信号

• 两个异步清零信号

• 一个同步清零信号

• 一个同步加载信号




6


图 4. MAX 10 器件的全 LAB（LAB-Wide）控制信号

labclkena1

labclk2labclk1

labclkena2 labclr1

DedicatedLAB RowClocks

LocalInterconnect

LocalInterconnect

LocalInterconnect

LocalInterconnect

syncload

synclr

labclr2

6

表 1. MAX 10 器件的控制信号说明

控制信号说明

labclk1 • 每个 LAB 可以使用两个时钟信号。每个 LAB 的时钟和时钟使能信号是相连接的。例如，在特定的 LAB中，所有使用 labclk1 信号的 LE 也都使用 labclkena1 信号。

• 如果 LAB 同时使用时钟上升沿和下降沿，那么也使用全 LAB 时钟信号。

• LAB 行时钟[5..0]和 LAB 局部互联生成全 LAB 时钟信号。MultiTrack 互联具备低偏斜的特点，支持时钟和控制信号，以及数据分配。

labclk2

labclkena1 • 每个 LAB 可以使用两个时钟使能信号。每个 LAB 的时钟和时钟使能信号是相连接的。例如，在特定的 LAB中，所有使用 labclk1 信号的 LE 也都使用 labclkena1 信号。

• 置低时钟使能信号关闭 LAB(LAB-wide)时钟信号。labclkena2

labclr1 异步清零信号

• 全 LAB 控制信号控制寄存器的清零信号。

• LE 直接支持异步清零功能。labclr2

syncload 同步加载和同步清零信号：

• 可用于实现计数器和其它功能

• 会影响 LAB 中所有寄存器的全 LAB 控制信号synclr

您可以一次使用多达 8 个的控制信号。寄存器 packing 和同步加载不能被同时使用。

每个 LAB 可以有多达四个的非全局控制信号。您可以使用其他的 LAB 控制信号只要这些信号是全局信号。

控制寄存器预设逻辑的全 LAB 异步不可用。则通过非门反向技术实现寄存器预设。MAX 10 器件仅支持预设或异步清零信号。

除清零端口以外，MAX 10 器件提供一个将器件中所有寄存器复位的全芯片（chip-wide）复位管脚（DEV_CLRn）。先设置一个选项控制该管脚，然后在 Quartus Prime 软件中进行编译。此全芯片复位会覆盖所有其他控制信号。

1.1.3. 逻辑单元

LE 是 MAX 10 器件系列体系结构中的最小逻辑单元。LE 的结构紧凑，并提供具有高效逻辑用途的高级功能。




7


每个 LE 有以下特性：

• 一个四输入查找表（LUT)可实现四个变量的所有功能

• 一个可编程的寄存器

• 一个进位链连接

• 一个寄存器链连接

• 驱动以下互联的能力：

— 局部

— 行

— 列

— 寄存器链

— 直接链接

• 寄存器封装支持

• 寄存器反馈支持

1.1.3.1. LE 特性

LE 包含用于使能多个功能的输入，输出和寄存器。

图 5. MAX 10 器件的 LE 高级模块结构图。

Row, Column,And Direct Link Routing

data 1data 2data 3

data 4

labclr1labclr2

Chip-WideReset

(DEV_CLRn)

labclk1

labclk2

labclkena1

labclkena2

LE Carry-In

LAB-WideSynchronous

LoadLAB-Wide

Synchronous Clear

Row, Column,And Direct Link Routing

Local Routing

Register ChainOutput

寄存器旁路

可编程寄存器

Register ChainRouting from

previous LE

LE Carry-Out

寄存器反馈

SynchronousLoad and

Clear Logic

CarryChain

Look-Up Table(LUT)

Asynchronous Clear Logic

Clock &Clock Enable

Select

D Q

ENACLRN




8


LE 输入

每个 LE 输入被引导到各个不同目的地以实现所需的逻辑功能。在 LE 的普通或运算操作模式中，都有 6 个可用输入：

• 四个来自 LAB 局部互联的数据输入

• 一个来自先前 LE 进位链的 LE 携带链

• 一个寄存器链连接

LE 输出

每个 LE 具有三个常规布线输出：

• 两个驱动列或行以及直链布线连接的 LE 输出

• 一个驱动局部互连资源的 LE 输出

MAX 10 器件支持寄存器封装。通过寄存器封装，LUT 或寄存器输出分别驱动三个输出。该功能通过将寄存器和 LUT 用于无关功能来提高器件利用率。

使用寄存器封装时，全 LAB 同步负载信号不可用。

寄存器链输出

每个 LE 具有一个支持同一 LAB 中各寄存器级联的寄存器链输出。此功能加速 LAB 间的连接性并优化局部互联资源：

• LUT 被用于组合功能

• 寄存器用于无关的移位寄存器实现

可编程寄存器

可配置各个 LE 的可编程寄存器并用于 D、T、JK 或 SR 触发器操作。各个寄存器的输入如下：

• 时钟—由使用全局时钟网络，通用 I/O 管脚或内部逻辑的信号驱动

• 清零—由使用全局时钟网络，通用 I/O 管脚或内部逻辑的信号驱动

• 时钟使能—由通用 I/O 管脚或内部逻辑驱动

对于组合功能，LUT 输出旁路寄存器并直接驱动到 LE 输出。

寄存器反馈

寄存器反馈模式支持寄存器输出反馈到相同 LE 的 LUT 中。寄存器反馈可确保寄存器与自身的扇出LUT 一起封装，并提供另一种可提高布局布线的机制。LE 也可输出已寄存或未寄存形式的 LUT 输出。

1.1.3.2. LE 操作模式

MAX 10 器件中的 LE 以两种模式运行。

• 普通模式

• 算术模式

这些操作模式以不同的方式使用 LE 资源。两个 LE 模式均有六个可用输入和全 LAB 信号。




9


Quartus Prime 软件自动为普通功能选择适用的模式，（如，计数器，加法器，减法器和算术功能），与参数化功能，（如，参数化模块库(LPM)功能）。

您也可以创建特用功能以指定哪一个 LE 操作模式用于性能优化。

1.1.3.2.1. 普通模式

普通模式适用于一般的逻辑运用和组合功能。

普通模式下，来自 LAB 本地互联的 4 个数据输入口输入到一个四口输入的 LUT 中。QuartusPrime 编译器自动选择 carry-in (cin)或 data3 信号作为到 LUT 的其中一个输入。LE 在普通模式中支持封装寄存器和寄存器反馈。

图 6. MAX 10 器件普通模式中的 LE 操作

data1

Four-InputLUT

data2data3cin (from cout of previous LE)

data4clock (LAB Wide)

ena (LAB Wide)aclr (LAB Wide)

CLRN

DQ

ENA

sclear(LAB Wide)

sload(LAB Wide)

Register ChainConnection

RegisterChain Output

Row, Column, andDirect Link Routing

Row, Column, andDirect Link Routing

Local Routing

寄存器旁路

封装的寄存器输入

寄存器反馈

1.1.3.2.2. 算术模式

算术模式是实现加法器，计数器，累加器和比较器的理想选择。

LE 在算数模式中实现 2-bit 全加器和基本进位链。LE 在算术模式中可输出已寄存和未寄存形式的LUT 输出。算术模式中使用 LE 时，支持寄存器反馈和寄存器封装。




10


图 7. MAX 10 器件算术模式中的 LE 操作

clock (LAB Wide)ena (LAB Wide)aclr (LAB Wide)

CLRN

DQ

ENA

sclear(LAB Wide)

sload(LAB Wide)

RegisterChain Output

Row, Column, andDirect link routing

Row, Column, andDirect link routing

Local Routing

寄存器反馈

Three-InputLUT

Three-InputLUTcin (from cout

of previous LE)

data2data1

cout

寄存器旁路

data4

data3

Register ChainConnection

封装的寄存器输入

进位链(Carry Chain)

Quartus Prime 编译器在设计处理期间自动创建进位链逻辑。您也可以在设计输入期间手动创建进位链逻辑。参数化功能，如 LPM 功能，在合适的功能中自动利用进位链。Quartus Prime 编译器通过自动链接同列中 LAB 来创建长于 16 个 LE 的进位链。

为强化布局布线，长进位链垂直运行，从而支持通过直接链接互联快速连接到 M9K 存储模块或嵌入式乘法器。例如，设计中一列 M9K 存储模块旁的 LAB 列中有一个长进位链，则每个 LE 输出都可通过直接链接互联驱动相邻的 M9K 存储模块。

如果进位链横向运行，任何不与 M9K 存储模块列紧挨的 LAB 使用其它的行或列互联以驱动一个M9K 存储模块。

一条进位链可以连接整列。

1.2. 嵌入式存储器

MAX 10 器件存储器块被优化用于高吞吐量数据包处理，嵌入式处理器程序和嵌入式数据存储等应用。

MAX 10 嵌入式存储器结构由 9 个 216-bit （包括奇偶校验位）模块组成。您可以在不同的宽度和配置中使用每个 M9K 模块以提供各种存储器功能，如 RAM，ROM，移位寄存器及 FIFO。

MAX 10 嵌入式存储器支持以下通用功能：

• 每模块 8,192 个存储器位（包括奇偶校验位，每模块共 9,216 位）

• 用于每个端口的独立读使能（rden）以及写使能（wren）信号。

• Packed 模式下，M9K 存储器模块被分成两个 4.5 K 单端口 RAM。

• 可变端口配置。

• 单端口与简单双端口模式，支持所有端口宽度。

• 真双端口(一个读和一个写，两个读，或者两个写)操作。




11


• 用于写入期间数据输入屏蔽的字节使能。

• 用于每个端口(端口 A 和端口 B)的两个时钟使能控制信号。

• 在 RAM 和 ROM 模式中预加载存储器内容的初始化文件。

相关链接

MAX 10 嵌入式存储器用户指南

1.3. 嵌入式乘法器

据不同的应用需要，您可以在以下两种工作模式下使用嵌入式乘法器：

• 一个 18-bit x 18-bit 乘法器

• 最多两个 9-bit x 9-bit 独立乘法器

通过使用 MAX 10 器件的嵌入式乘法器，可以实现乘法加法器和乘法累加器功能，这一功能的乘法器部分由嵌入式乘法器来实现，而加法器或者累加器功能则在逻辑单元(LE)中实现。

相关链接

MAX 10 嵌入式乘法器用户指南

1.3.1. 18-Bit 乘法器

您可以配置每一个嵌入式乘法器来支持 10 bit 到 18 bit 输入宽度的 18 x 18 乘法器。

下图显示了通过配置嵌入式乘法器以支持一个 18-bit 乘法器。




12

https://www.intel.cn/content/www/cn/zh/programmable/documentation/eis1395213379516.html#eis1395218057792



图 8. 18-Bit 乘法器模式

CLRN

D QENA

Data A [17..0]

Data B [17..0]

aclrclock

ena

signasignb

CLRN

D QENA

CLRN

D QENA Data Out [35..0]

18 x 18 Multiplier

Embedded Multiplier

所有 18-bit 乘法器输入与结果均通过寄存器被分别发送。乘法器输入接受有符号整数，无符号整数或者两者的组合。此外，您也可以动态地改变 signa 和 signb 信号，并通过专用输入寄存器发送这些信号。

1.3.2. 9-Bit 乘法器

您可以配置每一个嵌入式乘法器来支持最高 9 bits 输入宽度的两个 9 × 9 独立乘法器。

下图显示了通过配置嵌入式乘法器以支持两个 9-bit 乘法器。




13


图 9. 9-Bit 乘法器模式

CLRN

D QENA

Data A 0 [8..0]

Data B 0 [8..0]

aclrclock

ena

signasignb

CLRN

D QENA

CLRN

D QENA Data Out 0 [17..0]

9 x 9 Multiplier

Embedded Multiplier

CLRN

D QENA

Data A 1 [8..0]

Data B 1 [8..0]

CLRN

D QENA

CLRN

D QENA Data Out 1 [17..0]

9 x 9 Multiplier

所有 9-bit 乘法器输入与结果均通过寄存器被分别发送。乘法器输入接受有符号整数、无符号整数或者两者的组合。

每个嵌入式乘法器模块只有一个 signa 信号和一个 signb 信号用于控制模块输入数据的符号表示。如果嵌入式乘法器模块有两个 9 × 9 乘法器，那么：

• 这两个乘法器的 Data A 输入共享同一个 signa 信号

• 这两个乘法器的 Data B 输入共享同一个 signb 信号

1.4. 时钟和 PLL

MAX 10 器件支持全局时钟网络(GCLK)和锁相环(PLL)。

时钟网络对内核提供时钟源。您可以在高扇出全局信号网络中使用时钟网络，如复位和清除。

PLL 对器件时钟管理、外部系统时钟管理以及 I/O 接口时钟提供了可靠的时钟管理与综合。




14


相关链接

MAX 10 时钟网络和 PLL 用户指南

1.4.1. 全局时钟网络

GCLK 驱动整个器件，并对器件各象限提供时钟。器件中的所有资源(I/O 单元、逻辑阵列模块(LAB)、专用乘法器模块以及 M9K 存储器模块)都能够将 GCLK 用作时钟资源。这些全局网络资源可用于控制信号，例如：由外部管脚驱动的时钟使能及清零信号。对于内部生成的 GCLK 和异步清零，时钟使能或者其它高扇出控制信号，内部逻辑也能够驱动 GCLK。

图 10. 10M02、10M04 和 10M08 器件的 GCLK 网络源

DPCLK2

DPCLK3

DPCLK0

DPCLK1

CLK[0,1][p,n] CLK[2,3][p,n]GCLK[0..4] GCLK[5..9]




15

https://www.intel.cn/content/www/cn/zh/programmable/documentation/mcn1395213337540.html#mcn1395213788377


图 11. 10M16、10M25、10M40 和 10M50 器件的 GCLK 网络源

DPCLK2

DPCLK3

DPCLK0

DPCLK1

CLK[0,1][p,n] CLK[2,3][p,n]GCLK[0..4] GCLK[5..9]

CLK[4,5][p,n]

CLK[6,7][p,n]

GCLK[15..19]

GCLK[10..14]

1.4.2. 内部振荡器

MAX 10 器件内置的环形振荡器兼具时钟多路复用器和分频器。内部环形振荡器运行频率可高达232 MHz，但实际无法达到。由于此操作频率之后分频至较低频率。

当 oscena 输入信号置位时，该振荡器被使能，输出通过 clkout 输出信号布线到逻辑阵列。当oscena 信号设置为低电平时，clkout 信号保持高电平。您可以使用 TimeQuest timinganalyzer 分析此延迟。

1.4.3. PLL 模块和位置

PLL 的主要用途是将压控振荡器(VCO)的相位和频率同步到输入参考时钟。




16


图 12. MAX 10 PLL 高级模块结构图

每一个时钟源均可来自位于器件同一侧作为 PLL 的两个或四个中的任何时钟管脚。

ClockSwitchover

Block

inclk0

inclk1

pfdena

clkswitchclkbad0clkbad1activeclock

PFD

LOCKcircuit

lock

÷n CP LF VCO ÷2 (1)

÷C0

÷C1

÷C2

÷C3

÷C4

÷M

PLL output

mux

GCLKs

ADC clock (2)

8 8

GCLK networks

No Compensation; ZDB Mode

Source-Synchronous; Normal Mode

VCO Range

Detector

注释:(1) VCO后缩放计数器K。(2) 仅PLL1和PLL3 的计数器C0可驱动ADC时钟。

PLL

External clock output

4:1 Multiplexer

4:1 Multiplexer

CLKIN

下图显示了 PLL 的物理位置。每个索引代表器件中的一个 PLL。PLL 的物理位置对应于 QuartusPrime Chip Planner 中的坐标。

图 13. 10M02 器件的 PLL 位置

Bank 8

Bank 3

Bank

1Ba

nk 2

Bank

6Ba

nk 5

PLL 1 (1)

PLL 2 (2)

注释:(1) 除V36封装以外的所有封装中都可用。(2) 仅U324和V36封装中可用。




17


图 14. 10M04 和 10M08 器件的 PLL 位置

注释:(1) 除V81封装以外的所有封装中可用。(2) 仅F256、F484、U324和V81封装中可用。

Bank 8

Bank

1ABa

nk 2

Bank

6Ba

nk 5

PLL 1 (1)

PLL 2 (2)Bank 7

Bank 3 Bank 4

Bank

1B

图 15. 10M16，10M25，10M40 和 10M50 器件的 PLL 位置

Bank 8

Bank

1ABa

nk 2

Bank

6Ba

nk 5

PLL 1

PLL 2 (1)Bank 7

Bank 3 Bank 4

Bank

1B

PLL 3 (1)

PLL 4 (1)

OCT

注释:(1) 除E144和U169封装以外的所有封装中可用。




18


1.5. 通用 I/O

MAX 10 器件的 I/O 系统支持多种 I/O 标准。在 MAX 10 器件中，I/O 管脚被放置于器件外设的I/O bank 中。I/O 管脚及 I/O 高速缓冲器具有多个可编程功能。

相关链接

MAX 10 通用 I/O 用户指南

1.5.1. MAX 10 I/O Bank 体系结构

I/O 单元位于每个 I/O bank 上具有四个 I/O 模块的组中：

• 高速 DDR3 I/O bank—支持各种 I/O 标准和协议，包括 DDR3。仅器件右侧上有这些 I/Obank。

• 高速 I/O bank—支持各种 I/O 标准和协议，除了 DDR3。这些 I/O bank 位于器件的顶层、左侧和底部。

• 低速 I/O bank—位于器件左上角的低速 I/O bank。

要了解关于 I/O 管脚支持的详细信息，请参阅您器件的管脚分配(pinout)文件。

1.5.2. MAX 10 I/O Bank 位置

I/O bank 位于器件的外设。

要了解关于每种器件封装中可用的模块化 I/O bank 的详细信息，请参考相关器件管脚输出文件。

图 16. MAX 10 02 器件的 I/O Bank—初始值

1

2 5

6

3

8

VREF1

VCCIO8VREF8

VCCIO1

VCCIO5VCCIO2

VCCIO3 VREF3

VCCIO6

VREF6

VREF2 VREF5

Low Speed I/O

High Speed I/O




19

https://www.intel.cn/content/www/cn/zh/programmable/documentation/sam1393999966669.html#sam1394000084476


图 17. MAX 10 04 和 08 器件的 I/O Bank—初始值

1A

1B

2 5

6

3 4

8 7

VCCIO5VCCIO2

VCCIO3 VREF3 VREF4VCCIO4

VCCIO7VCCIO8

VCCIO1B

VCCIO1A

VCCIO6

VREF6

VREF1

VREF2

VREF8 VREF7

VREF5

Low Speed I/O

High Speed I/O

图 18. MAX 10 16、25、40 和 50 器件的 I/O Bank—初始值

1A

1B

2 5

6

3 4

8 7

VCCIO5VCCIO2

VCCIO3 VREF3 VREF4VCCIO4

VCCIO7VCCIO8

VCCIO1B

VCCIO1A

VCCIO6

VREF6

VREF1

VREF2

VREF8 VREF7

VREF5

Low Speed I/O

High Speed I/O

High Speed DDR3 I/O

OCT




20


1.6. 高速 LVDS I/O

MAX 10 器件系列通过 LVDS I/O bank 和 Altera Soft LVDSIP 内核支持高速 LVDS 协议。

MAX 10 器件使用内核架构中的寄存器和逻辑来实现 LVDS 输入和输出接口。

• 对于 LVDS 发送器和接收器，MAX 10 器件使用位于 I/O 单元(IOE)的双数据速率 I/O(DDIO)寄存器。该体系结构在接收器输入偏移裕量(RSKM)或发送器通道到通道偏移(TCCS)方面会改善性能。

• 对于 LVDS 串行器/解串器(SERDES)，MAX 10 器件使用逻辑单元（LE）寄存器。

相关链接

MAX 10 高速 LVDS I/O 用户指南

1.6.1. MAX 10 高速 LVDS 电路

LVDS 使用 MAX 10 器件中的 I/O 单元和寄存器。Altera Soft LVDS IP 内核在内核逻辑中将串行器和解串器实现为 soft SERDES。

MAX 10 器件不包括专用的序列化和反序列化电路。

• 您可以使用 I/O 管脚和内核逻辑实现器件的高速差分接口。

• MAX 10 使用移位寄存器、内核 PLL 和 I/O 单元来执行数据的输入和输出实现数据的串行到并行以及并行到串行的变换。

• Quartus Prime 软件使用 Altera Soft LVDS IP 内核的参数设置自动在内核中构造差分SERDES。

图 19. Soft LVDS SERDES该图显示了 LVDS SERDES 电路中的发送器和接收器结构图以及发送器和接收器数据路径的接口信号。

FPGAFabric

rx_out

tx_in

rx_outclock

tx_coreclock10比特最大

数据宽度

+–

+–

tx_out

rx_in

10

10

pll_areset

rx_inclock / tx_inclockC0

C0

C0

C1

C1

C1

inclock

areset

A LTPL L

ALTERA_SOFT_LVDS

tx_in tx_out

inclock

ALTERA_SOFT_LVDS

rx_out rx_in

inclock

LVDS Transmitter

LVDS Receiver

1.6.2. MAX 10 高速 LVDS I/O 位置

MAX 10 器件的 I/O bank 支持所有 I/O bank 上的真 LVDS 输入和伪 LVDS 输出。仅底部 I/Obank 支持真 LVDS 输出。




21



图 20. 10M02 器件 I/O Bank 的 LVDS 支持

硅晶片的俯视图。已标记出每个 bank 的实际 bank 号码。仅 bank 2 和 6 中支持 LVPECL。

1

2 5

6

3

8

LVDSEmulated LVDS

RSDSEmulated RSDS

Mini-LVDSEmulated Mini-LVDS

PPDSEmulated PPDS

BLVDSLVPECL

TMDSSub-LVDS

SLVSHiSpi

TX RX

图 21. 10M04 和 10M08 器件 I/O Bank 的 LVDS 支持

硅晶片的俯视图。已标记出每个 bank 的实际 bank 号码。仅 bank 2 和 6 中支持 LVPECL。

1B

1A

2 5

6

3 4

8 7

LVDSEmulated LVDS

RSDSEmulated RSDS


PPDSEmulated PPDS

BLVDSLVPECL

TMDSSub-LVDS

SLVSHiSpi

TX RX




22


图 22. 10M16、10M25、10M40 和 10M50 器件 I/O Bank 中的 LVDS 支持

硅晶片的俯视图。已标记出每个 bank 的实际 bank 号码。仅 bank2、3、6 和 8 中支持 LVPECL。

1B

1A

2

3 4

8 7

OCT

5

6

LVDSEmulated LVDS

RSDSEmulated RSDS


PPDSEmulated PPDS

BLVDSLVPECL

TMDSSub-LVDS

SLVSHiSpi

TX RX

1.7. 外部存储器接口

MAX 10 器件可通过广泛的外部存储器标准进行连接。

这一性能使您可以将 MAX 10 器件用于广泛的应用程序中，例如图像处理、存储、通信，和一般的嵌入式系统。

MAX 10 器件中的外部存储器接口解决方案包括：

• 支持外部存储器接口的 I/O 单元。

• UniPHYIP 内核使您能够配置存储器接口，以使其支持不同的外部存储器接口标准。

相关链接

MAX 10 外部存储器接口用户指南

1.7.1. 外部存储器接口的 MAX 10 I/O Bank

在 MAX 10 器件中，仅在器件右侧的 I/O bank 上支持外部存储器接口。必须布局器件右侧 I/Obank 上的所有外部存储器 I/O 管脚。




23



图 23. 外部存储器接口的 I/O Bank该图表示与器件封装反向视图对应的硅芯片的俯视图。

1B

1A

2

3 4

8 7

仅器件右侧的 I/O bank上支持外部存储器接口

仅顶部右侧PLL可用于外部存储器接口

PHYC

LKPLLPLL

PLL PLL

OCT

5

6

仅 10M16、10M25、10M40 和 10M50 器件支持外部存储器接口。

1.8. 模数转换器

MAX 10 器件中有两个模拟到数字转换器（ADC）。ADC 为 MAX 10 器件提供片上温度监控和外部模拟信号转换的内置性能。

ADC 解决方案由 MAX 10 器件外设中的硬核 IP 模块以及通过 Altera Modular ADC IP 核的软逻辑构成。

ADC 解决方案提供了内置性能，可以将模拟量转换成数字数据，以用于信息处理、计算、数据传输和控制系统。基本功能是提供一个 12 bit 数字表示观测到的模拟信号。

ADC 解决方案在两种模式中运行：

• 普通模式—通过每秒 1 兆符（Msp）的累计采样率监控高达 18 个单端外部输入。

• 温度感应模式—以每秒最高 50 千字符（ksps）的采样率监测外部温度数据输入。




24


图 24. MAX 10 器件中的 ADC 硬核 IP 模块

Samplingand Hold

Mux 12 bit 1 Mbps ADC

Altera Modular ADC IP Core

Sequencer [4:0]

DOUT [11:0]

Control/Status

专用模拟输入

ADC 模拟输入（双功能） [16:1]

ADC VREF

Internal VREF

PLL Clock In

Temperature Sensor

ADC 硬核 IP 模块

相关链接

MAX 10 模数转换器用户指南

1.8.1. ADC 模块位置

AD 模块位于 MAX 10 器件外设的左上角。

图 25. MAX 10 04 和 08 器件中的 ADC 模块位置

1B

1A

2 5

6

3 4

8 7

I/O Bank

ADC Block

ADC1




25



图 26. MAX 10 16 器件中的 ADC 模块位置

1B

1A

2

3 4

8 7

OCT

5

6

I/O Bank

ADC Block

ADC1




26


图 27. MAX 10 25、40 和 50 器件中的 ADC 模块位置

这些器件的封装 E144 只有一个 ADC 模块。

1B

1A

2

3 4

8 7

OCT

5

6

I/O Bank

ADC Block

ADC2

ADC1

1.9. 配置方案

图 28. MAX 10 器件的 JTAG 配置和内部配置的总体概览

CRAM

MAX 10 Device

JTAG In-System Programming

ConfigurationFlash Memory

Configuration Data

InternalConfiguration

JTAG Configuration

.sof

.pof

相关链接

MAX 10 FPGA 配置用户指南

1.9.1. JTAG 配置

在 MAX 10 器件中，JTAG 指令优先于内部配置方案。




27

https://www.intel.cn/content/www/cn/zh/programmable/documentation/sss1393988509894.html#sss1394765379722


使用 JTAG 配置方案，可以通过 JTAG 接口直接配置器件 CRAM—TDI、TDO、TMS 和 TCK 管脚。Intel® Quartus Prime 软件自动生成一个 SRAM Object File (.sof)。可以使用下载电缆和 IntelQuartus Prime 软件编程器，对.sof 进行编程。

1.9.2. 内部配置

内部配置之前，您需要将配置数据编程到配置闪存(CFM)。写入到 CFM 的配置数据将会是编程器目标文件(.pof)的一部分。通过使用 JTAG 在系统编程(ISP)，您可以将.pof 编程到内部闪存。

内部配置过程中， MAX 10 使用来自 CFM 的配置数据加载 CRAM。

1.10. 用户闪存

Intel MAX 10 器件具有储存非易失信息的用户闪存（UFM）块。

UFM 是 MAX 10 器件中内部闪存的一部分。

MAX 10 器件的 UFM 体系结构由软 IP 和硬 IP 组合而成。仅可使用 Intel Quartus Prime 软件中的 Altera On-Chip Flash IP 核访问 UFM。

图 29. Altera 片上闪存 IP 结构图

UFM Block Interface

Avalon-MM Slave Controller(Control)

Control Register

Status Register

altera_onchip_flash

Avalon-MM SlaveSerial Controller

(Data)

Avalon-MM

Avalon-MM Slave Parallel Controller

(Data)

Avalon-MM Avalon-MM

该 IP 模块具有两个 Avalon-MM 从控制器:

• 数据—对闪存提供读和写访问的 UFM 模块的封装。

• 控制—闪存的 CSR 和状态寄存器，仅用于写操作。

相关链接

MAX 10 用户闪存（UFM）用户指南

1.11. 电源管理

MAX 10 电源优化功能如下：

• 单电源或双电源器件选项

• 上电复位（POR）电路

• 电源管理器控制器方案

• 热插拔




28

https://www.intel.cn/content/www/cn/zh/programmable/documentation/vgo1395753117436.html#vgo1395811844282


相关链接

电源管理用户指南

1.11.1. 单电源器件

MAX 10 单电源供电器件仅需要使用一个 3.0-V 或 3.3-V 外部电源。外部电源作为 MAX 10 器件VCC_ONE 和 VCCA 电源管脚的输入。该外部电源将由 MAX 10 单电源器件中的内部稳压器调整到内核逻辑操作所需的 1.2 V。

图 30. MAX 10 单电源器件

VCC_ONE/VCCA

VoltageRegulator

3.3 V/3.0 V

1.2 V

Max 10单电源器件

1.11.2. 双电源器件

MAX 10 双电源供电器件需要 1.2 V 和 2.5 V 用于器件内核逻辑和外设操作。

图 31. MAX 10 双电源器件

MAX 10 双电源器件VCC, VCCD_PLL, VCCINT

(1.2 V)

VCCA, VCCA_ADC(2.5 V)

1.11.3. 电源管理控制器方案

电源管理控制器方案支持运行期间约束一些处于睡眠模式的应用程序。所以可关闭部分设计，从而降低动态功耗。可以使用小于 1 ms 的快速唤醒时间重新使能您的应用程序。

1.11.4. 热插拔

MAX 10 器件提供无需使用外部器件的热插拔（hot socketing，也称为 hot plug-in 或 hotswap）和电源序列支持。您可以在系统操作期间从系统中的电路板插入或移除 MAX 10 器件。且不会因为其被插入而影响运行中的系统总线或电路板。

热插拔功能可移除在一块混合具有不同电压水平的器件的 PCB 上使用 MAX 10 器件时所遇到的困难。

利用 MAX 10 器件的热插拔功能，就不再需要确保板上每个器件具有正确的上电序列。MAX 10 器件热插拔功能提供：




29



• 无需通过外部组件或板极操作的电路板或器件插入和移除。

• 支持所有上电序列

• 热插入期间对系统总线的非侵入性 I/O 缓冲

1.12. MAX 10 FPGA 器件体系结构的文档修订历史

日期版本修订内容

2017 年 2 月 2017.02.21 更名为 Intel。

2016 年 8 月 2016.08.11 删除了嵌入式乘法器（Embedded Multiplier）中重复的内容。

2016 年 5 月 2016.05.13 • 添加了内部振荡器体系结构的信息

• 更新了时钟网络和 PLL（Clock Networks and PLL）小节的标题为时钟和 PLL（Clocking and PLL）。

• 添加了高速 LVDS 电路信息。

• 添加了电源管理控制器方案及热插播的信息。

2015 年 5 月 2015.05.04 • 删除了'内部配置'图。

• 在'配置'中添加了'MAX 10 器件的 JTAG 配置和内部配置的概述'图。

2014 年 12 月 2014.12.15 • 更新了用户闪存中 Altera 片上闪存 IP 内核结构图。

• 更新了链接。

2014 年 9 月 2014.09.22 首次发布。




30


Date post:	08-Jun-2020
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MAX 10 FPGA器件体系结构 · 2020-06-02 · 右两侧相邻的单元以驱动lab...

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