Mercredi 3 avril 2002ENST Paris – COMELEC – Jean Provost1 / 40 MIEL – ETC - L1 Introduction,...

mercredi 3 avril 2002 ENST Paris – COMELEC – Jean Provost 1 / 40

MIEL – ETC - L1

Introduction, présentation et positionnement de la briquette.

Rappels nécessaires

ENST Paris – MIEL – L1 2

plan

La briquette MIEL Positionnement Rappels


MIEL : objectifs

Présenter une filière technologique, Découvrir l’encapsulation «packaging», Élaborer et utiliser des modèles (fonction, perf.), Découvrir la construction d’une bibliothèque de

cellules pré-caractérisées: Assembler des transistors pour construire une cellule de

traitement (analogique et numérique), Utiliser un simulateur logiciel du niveau électrique, Extraire les performances des cellules.


MIEL : les moyens (1)

30 TH (45 heures): L = 9 TH CONF = 2 TH TD-TP = 15 TH (B205, C18) Visite + CC oral + évaluation = 4 TH

Enseignants (ENST Paris):Yves Mathieu, Jacky Porte, Jean Provost.

Conférenciers:Michel Rivier (IBM France),Alain Dravet (Thalès).


MIEL : les moyens (2)

Outils logiciels 1 poste unix par étudiant (B205, C18)

Océane : ENST Paris – Jacky Porte(libre et ouvert)

Spice3f5 : université de Berkeley(libre et ouvert)

Eldo : PTT-CNET Anacad Mentor Graphics(propriétaire)

Site intranet :http://www.comelec.enst.fr/enseignement/briques/miel/


MIEL : organisation

3 modules Environnement Technologique CMOS (ETC)

3L + 2 C + 3TP + 1 Visite de fonderie.technologie semi-conducteur, encapsulation, modélisation, simulation…

Construction d’une Bibliothèque Analogique (CBA) 3L + 6TP + 1 CC oral individuel (ETC + BCA).

amplificateurs opérationnels, simulation… Construction d’une Bibliothèque Numérique (CBN)

3L + 6TP + 1 Compte Rendu de µprojet.cellule logique, simulation…

Évaluation en fin de briquette (TH11 ETC)


plan



positionnement (1)

1 système = 1 circuit (SoC) … Plusieurs circuits intégrés = 1 système Plusieurs fonctions = 1 circuit intégré Plusieurs transistors = 1 fonction de base

(cellule, porte) Plusieurs masques = 1 transistor


positionnement (2)porte, transistor, masque

Vdd

0

e se s

e sd

d

s

s

g

g

b

b0

Vdd


positionnement (3)

Conception de CI spécialisés (ASIC)© brique DESSIN – L1 Utilisation des bibliothèques et

des outils CAO du fondeur: Les modèles sont prédéfinis et leurs paramètres

technologiques sont fournis, Les cellules numériques sont conçues et caractérisées.


positionnement (4)

Conception de circuits analogiques© brique ISER – Lx Utilisation des outils CAO du fondeur:

Les modèles sont prédéfinis et leurs paramètres technologiques sont fournis,

Les cellules analogiques sont à concevoiret à caractériser…

Les bibliothèques de cellules paramétrablessont à construire…


plan


Technologie CMOS État de l’art (dimensions coûts) Principes d’une filière

Du sable au boîtier Du masque à la puce


Technologie : état de l’art (1)

Grandeur unité valeur

Ø de tranche mm 300

Densité nb_tr mm-2 250k

Nb max couches interconnexion 8+1

Aire max du circuit mm-2 900

Tension d’alimentation V 1,2

Fréquence GHz 2,1

Consommation max W 130




Longueur de grille µm 0,11

Largeur de jonction µm 0,18

Épaisseur de l’isolant de grille nm 3

Largeur du contact µm 0,15

Largeur du polysilicium µm 0,11

Largeur des vias µm 0,22 à 0,50

Largeur des métaux µm 0,18 à 0,9




|Vth| V 0,25

|Idssat| mA *µm-1 0,35

tp0INV ps 20

tp0NAND2 ps 30

Coupe transistor Coupe interconnexions©Fujitsu Microelectronics 2002 http://www.fujitsumicro.com/pdf/cs91.pdf


Technologie : coût

Grandeur 1970 2000

Coût du CI (mm-2) 12 1,2

Densité (nb_tr mm-2) 200 250k

Nouvelle usine Si (volume du marché) 1/200 1/150

Nouvelle usine Si (M) 12 1800


Technologie : filière

sable

Purificationpar fusionde zone

Découpe des tranches«wafer» «slice»Processus technologique

photolithogravure…

Découpedes puces«chip» «die»

encapsulation«packaging»

Si

Croissance d’un lingot de Si, Ø 300mm

(Si 1400°C)


Technologieun exemple de contrainte

Ø de tranche: 300mm Pureté du confinement

classe 0,1 soit:

nb_prtØ>0,14µm < 35 m-3

PWP<0,035@0,14µ

Particles per Wafer Pass

©RECIF Toulouse 2002 http://www.recif.com/


photolithogravure

msk quartz=SiO2

msk Cr

SiO2

Si

résine ps

UV X 0,25µm 0,08µm


photolithogravure

msk quartz=SiO2

msk Cr

SiO2

Si

résine ps

UV X 0,25µm 0,08µm


photolithogravure

SiO2

Si

résine ps

Développement de la résine exposéeGravure du SiO2


photolithogravure

SiO2

Si

Nettoyage de la résine


croissance d'oxyde par diffusion localeoxide growth, field ox, thick ox, locos

Oxydation avecconsommation de Si 1000°C + 2MPaSi + O2 SiO2

Si

résine ps

Si3N4

LOCOSOxydation du Sipar plasma 500°C + 50kPaSi + O2 SiO2

Oxydation thermiquerapide RTO, four halogène1000°CSi + O2 SiO2


gravureetching

SiO2

résine ps

Gravure chimiquehumide, isotropiqueSiO2 pas Si:4HF + SiO2 SiF4 + 2H2O

Gravure physiquesèche, anisotropique- plasma (13Pa + 10Mhz)- plasma réactif de CF4

Si


dépôtdeposition

+ + + + +

- - - - -

Ar+

Pulvérisationcathodique

100°CTi, W, TiN

Vapeur chimique réactive50Pa + (400°C à 800°C)LPCVD. SiH4 Si + 2H2

. SiH4+ 2O2 SiO2+ 2H2O

. 3SiCl2H2+4NH3

SI3N4+3HCl+6H2

Evaporationsous vide 100°CAl, Cu, Si


Si3N4 Nitrure Si

P- BN B=1*1021m-3

N- BP P=8*1021m-3

processus technologique CMOS Si

SiO2 tox=5nm

locos toc=0,6µm


P- BN B=1*1021m-3

N- BP P=8*1021m-3


SiO2 tox=5nm

poly tix=0,4µm

locos toc=0,6µm


P- BN B=1*1021m-3

N- BP P=8*1021m-3


SiO2 tox=5nmN+ SDN CBP As

RPS

poly tix=0,4µm

locos toc=0,6µm


P- BN B=1*1021m-3

N- BP P=8*1021m-3


SiO2 tox=5nm P+ SDP CBN B

N+ SDN CBP As

RPS

poly tix=0,4µm

locos toc=0,6µm


P- BN B=1*1021m-3

N- BP P=8*1021m-3


tox=5nm PSG t=1µm

locos toc=0,6µm

P+ SDP CBN B

N+ SDN CBP As

TiSi2 siliciure

poly tix=0,4µm

SiO2


W tix=1µm

P- BN B=1*1021m-3

N- BP P=8*1021m-3


tox=5nm PSG t=1µm

locos toc=0,6µm

P+ SDP CBN B

N+ SDN CBP As

TiSi2 siliciure

poly tix=0,4µm

SiO2

Vdd

0


W tix=1µm

P- BN B=1*1021m-3

N- BP P=8*1021m-3


tox=5nm PSG t=1µm

locos toc=0,6µm

P+ SDP CBN B

N+ SDN CBP As

TiSi2 siliciure

poly tix=0,4µm

SiO2

Vdd

0

Al Cu tix=1µm

e s


… et en vrai?

LACM«CALOD»

Filtre elliptiqued’ordre 5 àcapacités

commutées


plan


Introduction à l’encapsulation Objectifs Familles Impacts sur la conception


Introduction à l’encapsulation (1)packaging

Protéger le circuit contre Les chocs et les arrachements, Les rayonnements, Les pollutions…

Communiquer avec l’extérieur Les alimentations, Les horloges, Les signaux utiles.

Dissiper la chaleur


Introduction à l’encapsulation (2) exemple du Dual In line Package (DIP)

Broche«pin» «lead»

Boîtier«package»

Puce, circuit«chip» «die»

Plot«pad»

Fil de connexion«bonding wire»


Introduction à l’encapsulation (3)

Au travers2 côtés opposésb 2,54mm

DIP QFP

En surface4 côtés

1mm b 0,4mm

CSPBGA

En surfaceSous toute l’aire

1,27mm b 1mm

Nb = nombres de broches = nb_e/s de la puceAp = aire de la puceAb = aire du boîtierb = pas de brochage



Au travers2 côtés opposésb 2,54mm

DIP QFP

En surface4 côtés

1mm b 0,4mm

CSPBGA

En surfaceSous toute l’aire

1,27mm b 1mm

Ab Nb / 2 * bAb >> Ap

Ab (Nb / 4 * b)2

Ab > ApAb Nb * b

2

Ab Ap



QFP Quad Flat Pack CSP Chip-Scale Packaging PGA Pin Grid Array BGA Ball Grid Arrays

FC-BGA Flip-Chip BGA TAB-BGA Tape-Automated-Bonding BGA EBGA Enhanced BGA FBGA Fine-pitch BGA FDH-BGA Face-Down Heat-enhanced BGA

SO Small Outline MCP Multi Chip Package



QFP

SON

CSP

PGA

BGA

FC BGA

E BGA

MCP

DIP

©Fujitsu Microelectronics 2002 http://www.fujitsumicro.com/pdf/aptbroc.pdf


conséquences

Prise en compte de la températuredans les modèles

Importance de la distributiondu signal d’horloge

Rapport entre les tempsde propagation

Dans les portes Dans les interconnexions

Circuits d’amplification pour les plots

CeINV 5fF CuPLOT 5pF


plan


Réduction des dimensions «scaling down» Impacts sur les performances Impacts sur le rendement


Réduction des dimensionsles interconnexions

BSi P-

isolant de champSiO2

ixix

ixWt

LR

oc

ixixoc t

WLC

toctix

LixWix

Si polyconnexion


Réduction des dimensionsles transistors

)VV(WLt

Rdsthddox0

ox0

oxoxg t

LWC

LW'CC 0jj

BSi P-

Si N+

S

Lj

tox

SiO2Isolant de grille

LW

Si poly G

D


Réduction des dimensionsscaling down réductions

k > 1 L (L, Lj, Lix) L/k W (W, Wix) W/k t (tox, toc, tix) t/k V (Vdd, VthVdd/5) V/k

thddox0

ox0 VVW

LtRds

oxoxg t

LWC

LW'CC0jj

ixix

ixWt

LR

oc

ixixoc t

WLC

caractéristiques Rds0 Rds0

Rix Rix*k C C/k tr = Rds0C tr/k

ix= RixCix ix


Rendement =nb éléments bons

nb éléments produits

Ligne de fabrication de tranches RL

Mesures de la puce sur tranche RP

Assemblage: puce dans le boîtier RA

Test final RF

Test qualité RQ

Rendementyield


Rendementyield

Rendement totalRT = RL * RP * RA * RF * RQ

Technologie émergente RT = 0,5 * 0,2 * 0,8 * 0,7 * 0,9 = 0,05

Technologie stabilisée RT = 0,9 * 0,8 * 0,95 * 0,95 * 0,99 = 0,64


Rendementyield

Aire du circuit (puce) A Densité surfacique de défaut D

répartition axiale sur la tranche répartition en fonction de la taille du défaut distribution (effet d’amas)

R =1

1 + A * DR = exp (- A * D)

Rendement =nb éléments bons

nb éléments produits


réduction des dimensions et rendement

Aire du circuit (puce) A / k2

Densité surfacique de défaut D * k2

objets plus petits plus sensiblesaux défauts plus petits :

distribution des défauts :loi en 1/r3 densité de défauts 1/r2

Rendement constant


réduction des dimensions

Et si on en profitait pour intégrer un plus grand nombre de transistors sur une même aire de Si?

Aire du circuit (puce) A Densité surfacique de défaut D * k2

Rendement R / k2

Les performances…

Date post:	03-Apr-2015
Category:	Documents
Upload:	heloise-jarry
View:	103 times
Download:	1 times

Mercredi 3 avril 2002ENST Paris – COMELEC – Jean Provost1 / 40 MIEL – ETC - L1 Introduction,...

Documents