Partial Reconfiguration Controller v1 - ザイリンク … Reconfiguration Controller v1.0...

Partial Reconfiguration Controller v1.0

LogiCORE IP 製品ガイド

Vivado Design Suite

PG193 2015 年 11 月 18 日

本資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。

Partial Reconfiguration Controller v1.0 japan.xilinx.com 2PG193 2015 年 11 月 18 日

目次

IP の概要

第 1 章 : 概要機能概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

サポートされていない機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

ライセンスおよび注文情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

第 2 章 : 製品仕様概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

パフォーマンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

リソース使用率 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

ポートの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

レジスタ空間 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

第 3 章 : コアを使用するデザイン一般的なデザインガイドライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

クロッキング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

リセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

仮想ソケットマネージャー制御インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

プロトコルの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

第 4 章 : デザインフローの手順コアのカスタマイズおよび生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

コアへの制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

シミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

合成およびインプリメンテーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

インプリメンテーション後のコアカスタマイズ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

パーシャルビットストリームの準備 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

付録 A : 移行およびアップグレードVivado Design Suite への移行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

Vivado Design Suite でのアップグレード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

付録 B : デバッグザイリンクスウェブサイト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53

デバッグツール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

ハードウェアデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

付録 C : その他のリソースおよび法的通知ザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

http://japan.xilinx.com

http://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG193&Title=Partial%20Reconfiguration%20Controller%20v1.0%20LogiCORE%20IP%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B&releaseVersion=1.0&docPage=2

Partial Reconfiguration Controller v1.0 japan.xilinx.com 3PG193 2015 年 11 月 18 日 Production 製品仕様

はじめにザイリンクスの Partial Reconfiguration Controller コアは、 PR(Partially Reconfigurable) デザインを自己制御するための管理機能を提供します。これは、すべてのリコンフィギャブルモジュールがコントローラーで制御されるエンクローズシステム向けです。オプションの AXI4-Lite レジスタインターフェイスを使用することで動作中にコアを再設定できるようになるため、デザインをフィールドに展開後にリコンフィギャブルモジュールを変更する可能性のあるシステムでも使用可能です。

このコアは、複数の仮想ソケット、仮想ソケット内のリコンフィギャブルモジュール、動作、およびインターフェイスをカスタマイズ可能です。

機能• 最大 32 個の仮想ソケット

• 各仮想ソケットに最大 128 個のリコンフィギャブルモジュール

• 各仮想ソケットに最大 512 のリマップ可能なソフトウェアおよびハードウェアトリガー

• オプションのリコンフィギャブルモジュールのハードウェアおよびソフトウェアシャットダウン ( リコンフィギャブルモジュールごとに設定可能)

• オプションのリコンフィギャブルモジュールのソフトウェアスタートアップ ( リコンフィギャブルモジュールごとに設定可能)

• オプションのリコンフィギャブルモジュールのロード後のリセット ( リコンフィギャブルモジュールごとに設定可能)

• 仮想ソケットマネージャーはユーザーがシャットダウンおよび再開できるため、外部のコントローラーによるデバイスのパーシャルリコンフィギュレーションが可能

• 仮想ソケットマネージャー出力信号のユーザー制御は、シャットダウンステートでサポート

• すべてのトリガー情報およびリコンフィギャブルモジュール情報は、AXI4-Lite インターフェイスを使用して変更できるため、インフィールドアップグレードが可能

• オプションの制御およびステータス用 AXI4-Lite インターフェイス

• オプションの AXI4-Stream ステータスインターフェイス (各仮想ソケットごと )

• オプションの AXI4-Stream 制御インターフェイス (各仮想ソケットごと )

IP の概要

この LogiCORE™ IP について

コアの概要

サポートされる

デバイスファミリ(1)

UltraScale+™ ファミリ

UltraScale™ アーキテクチャ、 Virtex®-7、Kintex®-7、 Artix®-7、 Zynq®-7000

サポートされる

ユーザーインター

フェイス

AXI4-Lite、 AXI4-Stream

リソース Performance and Resource Utilization

(ウェブページ)

コアに含まれるもの

デザインファイル暗号化済み RTL

サンプルデザインなし

テストベンチなし

制約ファイル XDC

シミュレーション

モデルソース HDL

サポートされるソフトウェアドライバー (2)

N/A

テスト済みデザインフロー (3)

デザイン入力 Vivado® Design Suite

シミュレーション

サポートされるシミュレータについては、

『Vivado Design Suite ユーザーガイド :リリースノートガイド、インストール

およびライセンス』を参照。

合成 Vivado 合成

サポート

ザイリンクスサポートウェブページで提供

注記 :1. サポートされているデバイスの一覧は、 Vivado IP カタログを

参照してください。

2. スタンドアロンドライバーの詳細は、 SDK ディレクトリ

(<install_directory>/doc/usenglish/xilinx_drivers.htm) を参照して

ください。 Linux OS およびドライバーサポートの情報は、 Xilinx Wiki ページを参照してください。

3. サポートされているツールのバージョンは、

『Vivado Design Suite ユーザーガイド : リリースノートガイド、

インストールおよびライセンス』を参照してください。

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=ip+ru;d=prc.html


http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.4;t=vivado+release+notes


http://japan.xilinx.com/support



http://wiki.xilinx.com






第 1 章

概要Partial Reconfiguration Controller コアには、 1 つまたは複数の仮想ソケットマネージャー (Virtual Socket Manager) があり、これらは 1 つのフェッチパスへ接続されます。仮想ソケット (Virtual Socket) (図 1-1) とは、 RP ( リコンフィギャブルパーティション) と、 RP のパーシャルリコンフィギュレーションをアシストするスタティックロジック内のロジックを指します。たとえば、このロジックを使用することで、リコンフィギュレーションが実行されている間にリコンフィギャブルモジュールとスタティックデザインを完全に分離させることができ、また、リコンフィギャブルモジュールが確実に安全なステートになってからこれを削除できます。仮想ソケットがリコンフィギャブルパーティションに相当する場合、このロジックは必要ありません。

フェッチパスは、外部のコンフィギュレーションライブラリからビットストリームをフェッチして、それらを内部コンフィギュレーションアクセスポート (ICAP) へ転送します。パーシャルビットストリームは、コンフィギュレーションライブラリに格納されます。

X-Ref Target - Figure 1-1

図 1-1 : 仮想ソケット




第 1 章 : 概要

すべての仮想ソケットマネージャーは、同時に動作してトリガーイベントの発生を監視します。トリガーはハードウェアベース (信号) またはソフトウェアベース (レジスタ書き込み) のどちらもありえます。ある仮想ソケットマネージャーがトリガーを検出すると、その仮想ソケットマネージャーはリコンフィギャブルモジュールにトリガーをマップして、そのリコンフィギャブルモジュールのリコンフィギュレーションを実行します。

各仮想ソケットマネージャーの動作は独立しているため、ある仮想ソケットマネージャーがリコンフィギャブルモジュールをロードしている間でも、別の仮想ソケットマネージャーはトリガー処理を開始できます。仮想ソケットマネージャーがフェッチパスへアクセスするには待ち行列に入る必要がありますが、各モジュールの実際のリコンフィギュレーションは連続して実行されます。

仮想ソケットマネージャーは、次のステートのいずれかになります。

• アクティブステート : 仮想ソケットマネージャーは、対応する仮想ソケットを制御します。トリガーに反応して、リコンフィギャブルモジュールをロードします。

• シャットダウンステート : 仮想ソケットマネージャーは、別のモジュールが対応する仮想ソケットを制御しています。トリガーに反応せず、リコンフィギャブルモジュールをロードしません。

これらのステートについては、「動作ステート」で詳しく説明します。

各仮想ソケットマネージャーはオプションで、固有の AXI4-Stream ステータスチャネルと制御チャネルをそれぞれ備えることができ、さらに 1 つの AXI4-Lite レジスタインターフェイスを共有できます。これらのインターフェイスは動作に必須ではないため、 Partial Reconfiguration Controller がシステム内で完全に独立している場合は省略できます。


図 1-2 : アーキテクチャのブロック図




第 1 章 : 概要

機能概要

仮想ソケットとリコンフィギャブルモジュール

Partial Reconfiguration Controller では、最大 32 個の仮想ソケットをサポートしています。

各仮想ソケットには最大 128 個のリコンフィギャブルモジュールを含めることができ、各リコンフィギャブルモジュールは 1 つのパーシャルビットストリーム (1)で定義されます。各仮想ソケットには、異なる数のリコンフィギャブルモジュールを含めることができます。たとえば、 Virtual Socket 0 には 32 個のリコンフィギャブルモジュールを含めて、 Virtual Socket 1 には 2 個しか含めないこともできます。

リマップ可能なソフトウェアとハードウェアのトリガー

リコンフィギャブルモジュールは、トリガーに反応して仮想ソケットにロードされます。各仮想ソケットには、ハードウェアベースのトリガーとソフトウェアベースのトリガーが可能です。1 つの仮想ソケットあたりのトリガー数はユーザーが指定できます。また、特定トリガーから特定リコンフィギャブルモジュールへのマッピングは、コアコンフィギュレーション中に指定可能ですが、 AXI4-Lite インターフェイスが有効の場合には動作中に指定することも可能です。リコンフィギャブルモジュール数より多くのトリガー数を有効にできるため、フィールドでのリコンフィギャブルモジュールの追加や、パーシャルリコンフィギュレーションの分散制御が可能になります。詳細は、「ハードウェアトリガー」および「SW_TRIGGER レジスタ」を参照してください。

リコンフィギャブルモジュールの管理

リコンフィギャブルモジュールのロードは、パーシャルビットストリームを ICAP へ転送するように、常にシンプルとは限りません。次のような場合があります。

• システムの問題を回避するために、既存のリコンフィギャブルモジュールの動作を停止させる必要がある。

• リコンフィギュレーションインターバル中、スタティックロジックを仮想ソケットからの信号値から保護する必要がある。

• 新しいリコンフィギャブルモジュールをシステムに統合して、リセットを実行する必要がある。

Partial Reconfiguration Controller は、これらのタスクをすべてサポートし、リコンフィギャブルモジュールごとに設定できます。

その他の Partial Reconfiguration Controller との共存

いずれかのコンフィギュレーションポート (Zynq®-7000 AP SoC デバイスの場合は SelectMap、 Serial、 JTAG、 ICAP、および PCAP など) にパーシャルビットストリームがロードされると、パーシャルリコンフィギュレーションが開始します。

重要 : 同時に使用するインターフェイスは 1 つのみとし、複数のコントローラーが同時に同じ仮想ソケットを制御しないようにします。

これらに対応するため、 Partial Reconfiguration Controller IP コアは 2 つのメカニズムを提供します。

1. ターゲットデバイスが UltraScale デバイスの場合、各リコンフィギャブルモジュールにはクリアリングビットストリームも必要

です。




第 1 章 : 概要

1. シンプルなアービトレーションプロトコルを使用して、コンフィギュレーションポートへのアクセスを制御します。ユーザーがシステムに最適なアービタ回路が必要です。アービトレーションが不要な場合には、アービトレーション信号を固定値に接続できます。詳細は、「ICAP の共有プロトコル」を参照してください。

2. 仮想ソケットの制御を停止するために、各仮想ソケットマネージャーをシャットダウンステートに遷移させることが可能です。これによって、その他のコントローラーがその仮想ソケットを排他的制御できるようになります。詳細は、「シャットダウンステート」を参照してください。

仮想ソケットマネージャー出力のユーザー制御

仮想ソケットマネージャーがシャットダウンステートに遷移した場合、リコンフィギャブルモジュールの管理に使用される信号は、 AXI4-Lite インターフェイスおよび AXI4-Stream 制御インターフェイスを介してすべて制御可能です。これにより、ソフトウェア、または別のハードウェアコンポーネントが既存のリコンフィギャブルモジュールの動作を停止し、リコンフィギュレーションインターバルでのスタティックロジックを保護し、新しいリコンフィギャブルモジュールを統合およびリセットできるようになります。

制御、ステータス、および再プログラム用の AXI4-Lite インターフェイス

複数の仮想ソケットマネージャー用に完全準拠の単一の AXI4-Lite インターフェイスを備えるように PartialReconfiguration Controller を設定できます。このインターフェイスは、次の目的で使用可能です。

• 各仮想ソケットマネージャーのステータス情報へアクセスする。

• 各仮想ソケットマネージャーへコマンドを送る。

• 各仮想ソケットマネージャーのトリガーおよびリコンフィギャブルモジュールの情報を再プログラムする。

詳細は、「レジスタ空間」を参照してください。

ステータスおよび制御用の AXI4-Stream チャネル

各仮想ソケットマネージャー用に完全準拠した AXI4-Stream インターフェイス (複数) を備えるように PartialReconfiguration Controller を設定できます。これらのインターフェイスは、次の目的で使用可能です。

• 各仮想ソケットマネージャーのステータス情報へアクセスする。

• 各仮想ソケットマネージャーへコマンドを送る。

詳細は、「STATUS レジスタ」および「CONTROL レジスタ」を参照してください。

これらのチャネルは、各仮想ソケットマネージャーに対して個別に設定できます。たとえば、 Partial ReconfigurationController のインスタンス内にある仮想ソケットマネージャーを次のように設定できます。

表 1-1 : パーシャルリコンフィギュレーションコントローラーの設定例

仮想ソケットマネージャーステータスチャネル制御チャネル

0 No No

1 No Yes

2 Yes No

3 Yes Yes




第 1 章 : 概要

あらゆるビットストリームストレージロケーションに対応

Partial Reconfiguration Controller コアは、AXI4 バスからビットストリームデータをフェッチするため、特定のストレージデバイスと直接接続されていません。したがって、適合する AXI4 インターフェイスが利用可能である限り、いかなる場所に格納されていてもコントローラーはビットストリームへアクセスできます。Vivado® IP カタログには、AXIExternal Memory Controller (axi_emc) や Memory Interface Generator (MIG) などの IP ブロックがいくつかあります。

サポートされていない機能Partial Reconfiguration Controller は、 Vivado set_property コマンドを使用して設定できません。その代わりとして、このコアにはカスタムの set_property コマンドがあります。詳細は、「Tcl ユーザーパラメーターの設定」を参照してください。

ライセンスおよび注文情報

重要 : Vivado Design Suite におけるパーシャルリコンフィギュレーションフローの実行にはライセンスが必要です。価格および注文情報については、最寄りの販売代理店へお問い合わせください [参照 9]。

IP ライセンスの種類

このザイリンクス LogiCORE™ IP モジュールは、ザイリンクスエンドユーザーライセンス規約のもとザイリンクスVivado Design Suite を使用して追加コストなしで提供されています。この IP およびその他のザイリンクス LogiCOREIP に関する情報は、ザイリンクス IP コアページから入手できます。

/company/contact/index.htm

/company/contact/index.htm

http://japan.xilinx.com/cgi-bin/docs/rdoc?d=end-user-license-agreement.txt

http://japan.xilinx.com/products/intellectual-property.html




第 2 章

製品仕様

概要

動作ステート

各仮想ソケットマネージャーには、 2 つのステートがあります。

• 「アクティブステート」

• 「シャットダウンステート」

リセット後に各仮想ソケットマネージャーが開始するステートを設定でき、コマンドを使用して仮想ソケットマネージャーのステート遷移を制御できます。また、エラーが発生した場合、仮想ソケットマネージャーはシャットダウンステートへ遷移します (このステートへ遷移しないように設定した場合を除く )。

アクティブステート

アクティブステートは、各仮想ソケットマネージャーの主なステートであり、パーシャルリコンフィギュレーションマネージャーが使用されている状態です。各仮想ソケットマネージャーは、図 2-1 に示す基本ステップにしたがって動作します。点線で囲まれたステップはオプションです。


図 2-1 : アクティブステートにおける仮想ソケットマネージャーの基本ステップ




第 2 章 : 製品仕様

仮想ソケットマネージャーは、トリガーの発生を監視することから始めます。トリガーを確認後、仮想ソケットマネージャーは仮想ソケット内にあるすべてのリコンフィギャブルモジュールをシャットダウンします。このシャットダウンシーケンスは、各リコンフィギャブルモジュールごとに設定できます。有効なオプションは次のとおりです。

• [No shutdown is required]

• [Hardware-only shutdown is required] 仮想ソケットマネージャーは、リコンフィギャブルモジュールに対して削除される旨を通知し、リコンフィギャブルモジュールからの許可信号を待機します。このオプションは、リコンフィギャブルモジュールが任意で削除されると、デッドロックやその他のシステムエラーを招く可能性がある場合に使用されます

• [Shutdown of hardware and then software is required] 仮想ソケットマネージャーは、上記のようにハードウェアのシャットダウンを実行し、ソフトウェアにはリコンフィギャブルモジュールの削除を通知する割り込みを生成します。その後、ソフトウェアからの許可信号を待機します。このオプションは、ソフトウェアがドライバーをアンロードする必要がある場合、またはその他のシステム変更を行う必要がある場合に使用されます。

• [Shutdown of software and then hardware is required] 上記と同じですが、ソフトウェアのシャットダウンを先に実行します。

ハードウェアのシャットダウンプロトコルは次のとおりです。

• 仮想ソケットマネージャーが信号 (vsm_<name>_rm_shutdown_req) を High にアサートし、リコンフィギャブルモジュールの削除が許可されるまで High が維持されます。

• リコンフィギャブルモジュールの削除が実行可能になると、 vsm_<name>_rm_shutdown_ack 信号が High にアサートされ、リコンフィギャブルモジュールが削除されるまで High が維持されます。

ソフトウェアのシャットダウンプロトコルは次のとおりです。

• 仮想ソケットマネージャーが vsm_<name>_sw_shutdown_req を High にアサートし、 Proceed コマンドを受信するまで High を維持します。このコマンドの詳細は、「Proceed コマンド」を参照してください。

これらの詳細は、「リコンフィギャブルモジュールのハードウェア/ソフトウェアシャットダウン」を参照してください。

特定のリコンフィギャブルモジュールでソフトウェアのシャットダウンのみ必要な場合は、そのリコンフィギャブルモジュールの vsm_<name>_rm_shutdown_ack 信号を 1 にハード接続してください。

すべての既存のリコンフィギャブルモジュールのシャットダウンが完了すると、仮想ソケットマネージャーはvsm_<name>_rm_decouple を High にアサートしてトリガーの処理を開始します (1)。vsm_<name>_rm_decouple信号は、リコンフィギャブルモジュールのロードが完了するまで High を維持し、リコンフィギュレーション実行中に仮想ソケットをスタティックロジックから分離するために必要となるデカップリングロジックで使用されます。このデカップリングロジックはデザインに固有であり、 Partial Reconfiguration Controller コアに付属しません。

その後、仮想ソケットマネージャーはフェッチパスへのアクセス権を要求します(2)。フェッチパスへのアクセスが許可されると、フェッチパスを設定して新しいリコンフィギャブルモジュール用の正しいビットストリームをロードします。ロードが完了すると、仮想ソケットマネージャーは新しいリコンフィギャブルモジュールの動作を開始します。この場合、 2 つの段階があり、いずれもオプションで、リコンフィギャブルモジュールごとに設定できます。

1. UltraScale デバイスをターゲットとしている場合は、トリガーが処理される前に現在のリコンフィギャブルモジュール用のクリ

アリングビットストリームがロードされます。リコンフィギャブルモジュールがシャットダウン後、クリアリングビットスト

リームがロードされる前に vsm_<name>_rm_decouple が High にアサートされます。

2. ターゲットデバイスが UltraScale デバイスの場合は、クリアリングビットストリームをロードするために、仮想ソケットマネー

ジャーが既にフェッチパスへのアクセス権を要求しています。新しいリコンフィギャブルモジュールをロードするパーシャル

ビットストリームのロードが必要な場合は、2 回目の要求が必要です。別の仮想ソケットマネージャーが対応するビットストリー

ムをロードしている間フェッチパスを使用している場合があります。





• [Software startup] : このオプションが有効の場合、仮想ソケットマネージャーは割り込みを生成して、リコンフィギャブルモジュールがロードを完了していることをソフトウェアに通知し (デカップリングが実行されている場合、この時点でまだリコンフィギャブルモジュールがデカップルされていて動作しない可能性がある )、ソフトウェアからの応答信号を待機します。このオプションは、ソフトウェアがドライバーをロードする必要がある場合、またはその他のシステム変更を行う必要がある場合に使用されます。詳細は、「リコンフィギャブルモジュールのソフトウェアスタートアップ」を参照してください。

• [Reconfigurable Module Reset] : このオプションが有効の場合、仮想ソケットマネージャーはリコンフィギャブルモジュールのリセット信号を、指定したレベルで、指定したクロックサイクル間アサートします。

仮想ソケットマネージャーは、リコンフィギャブルモジュールがリセットステートに遷移する際にvsm_<name>_rm_decouple 信号をディアサートします。

この段階で、仮想ソケットマネージャーは新しいトリガーの検出を開始します。

シャットダウンステート

シャットダウンステートの場合、仮想ソケットマネージャーはトリガーに反応せず、リコンフィギャブルモジュールをロードしません。仮想ソケットマネージャーのシャットダウンが必要になる理由はいくつかあります。

• リコンフィギャブルモジュールのロード時にエラーが発生した場合。この場合、シャットダウンしないように設定されていない限り、仮想ソケットマネージャーはシャットダウンを実行します。

• Vivado® Design Suite Hardware Debugger や PCIe などその他の機能が仮想ソケットへビットストリームをロードする必要がある場合。

• トリガーやリコンフィギャブルモジュールを変更するために仮想ソケットマネージャーを再プログラムする必要がある場合。

シャットダウンステートへの遷移は、仮想ソケットマネージャーの CONTROL レジスタに SHUTDOWN コマンドを送ることで実行できます。このコマンドはキャンセルできません。詳細は、「Shutdown コマンド」を参照してください。

シャットダウンステートから遷移

シャットダウンステートから遷移する際に使用できるコマンドは 2 つあります。

• Restart with no Status : このコマンドは、仮想ソケットを変更せずにシャットダウンから遷移する場合に使用します。仮想ソケットマネージャーは、シャットダウン前の情報を使用して動作を再開します。詳細は、「Restart withno Status コマンド」を参照してください。

• Restart with Status : このコマンドは、仮想ソケットを変更した後にシャットダウンから遷移する場合に使用します。具体的には、仮想ソケットマネージャーがシャットダウンステートで、リコンフィギャブルモジュールが仮想ソケットにロードされている場合にこのコマンドを使用する必要があります。仮想ソケットマネージャーは、コマンドの一部としてユーザーが提供した情報を使用して動作を再開します。詳細は、「Restart with Status コマンド」を参照してください。

仮想ソケットマネージャー出力のユーザー制御

仮想ソケットがシャットダウンステートの場合には、ユーザー制御コマンドを使用して次の信号を制御できます。

• vsm_<name>_rm_shutdown_req

• vsm_<name>_rm_decouple

• vsm_<name>_rm_reset

• vsm_<name>_sw_shutdown_req

• vsm_<name>_sw_startup_req

この機能によって、仮想ソケットのリコンフィギュレーションを制御できると同時に、ハードウェア/ソフトウェアのシャットダウン、デカップリング、ソフトウェアスタートアップ、リコンフィギャブルモジュールのリセットも制





御できます。 vsm_<name>_rm_shutdown_ack 信号のステータスは、 AXI4-Lite または AXI4-Stream ステータスチャネルインターフェイスを使用して、 STATUS レジスタから取得できます。「ユーザー制御コマンド」および「STATUS レジスタ」を参照してください。

エラー処理

Partial Reconfiguration Controller では、次のエラータイプを検出して処理します。

• フェッチエラー : これらのエラーは、ビットストリームがコンフィギュレーションライブラリインターフェイスから読み出されるときにフェッチパスで生じます。コンフィギュレーションライブラリに接続されたメモリマップ方式の AXI4 バスが AXI 応答エラーを返した場合に、このエラータイプが生じます。

• ビットストリームエラー : これらのエラーは、 FPGA コンフィギュレーションインターフェイス内で生じ、通常、ビットストリームが破損していることを示します。

• 不正コンフィギュレーションエラー : これらのエラーは、ビットストリームが 0 バイト長として設定されている場合に生じます。フェッチパスが 0 バイトストリームの要求を検出して拒否します。

• 損失エラー : 損失エラーは、コアが ICAP へパーシャルビットストリームを送信しているときに、優先順位の高いいずれかのコンフィギュレーションポート (MCAP または JTAG など) を使用して FPGA へパーシャルビットストリームが送信される場合に生じます。これらのエラーは、ターゲットデバイスが UltraScale デバイスの場合のみ検出できます。

フェッチエラー、ビットストリームエラー、または損失エラーが生じた場合、 Partial Reconfiguration Controller は次のように対応します。

• フェッチパスはビットストリームのフェッチを継続し、データパスの整合性を維持します。

• ICAP インターフェイスはフェッチパスを空にするためにデータの使用を継続しますが、ICAP へこれ以上のデータは送信されません。

• エラーの種類がフェッチエラーで、ビットストリームの最初のワードでエラーが生じた場合、ICAP インターフェイスは ICAP へデータを送信しません。

• エラーの種類がフェッチエラーで、ビットストリームの 2 番目およびそれ以降のワードでエラーが生じた場合、ICAP インターフェイスは ICAP へそれ以降のデータを送信しません。上記のようにしてフェッチパスを空にしてから、 DESYNC シーケンスを ICAP に挿入します。

• 破損したビットストリームのロードを開始しようとした仮想ソケットマネージャーは、シャットダウンステートへ遷移し、仮想ソケットマネージャーが再開されるまでトリガー処理を実行しません。この動作はコア生成時に指定でき、仮想ソケットマネージャーがシャットダウンステートへ遷移しないようにも設定可能です。

• エラーがステータスインターフェイスにレポートされます。

エラーの種類が不正コンフィギュレーションエラーの場合、Partial Reconfiguration Controller は次のように対応します。

• フェッチパスは要求を拒否してエラーを生成します。

• 破損したビットストリームのロードを開始しようとした仮想ソケットマネージャーは、シャットダウンステートへ遷移し、仮想ソケットマネージャーが再開されるまでトリガー処理を実行しません。この動作はコア生成時に指定でき、仮想ソケットマネージャーがシャットダウンステートへ遷移しないようにも設定可能です。シャットダウンステートへ遷移しないように設定した場合は、新しいトリガーの監視を開始します。

• エラーがステータスインターフェイスにレポートされます。

リセット後の動作

リセット (ハードパワーオンリセットまたはソフトリセットのいずれか) から回復した後の仮想ソケットマネージャーの動作は、状況によって異なります。

• 仮想ソケットマネージャーがフルまたは空のいずれであるか。フルの仮想ソケットにはリコンフィギャブルモジュールが含まれています。空の仮想ソケットにはリコンフィギャブルモジュールは含まれていません。

• 仮想ソケットマネージャーがシャットダウンステートから動作を開始するように設定されているか。





• 仮想ソケットのリコンフィギャブルモジュールがスタートアップフェーズ (ソフトウェアスタートアップ/ リセット ) を行うように設定されているか。

• 仮想ソケットマネージャーがリセット後にリコンフィギャブルモジュールのスタートアップをスキップするように設定されているか。

図 2-2 に、リセット後の仮想ソケットマネージャーの動作を示します。

パフォーマンスパフォーマンスの詳細は、パフォーマンスおよびリソース使用率を参照してください。


図 2-2 : リセット後の仮想ソケットマネージャーの動作






リソース使用率リソース使用率の詳細は、パフォーマンスおよびリソース使用率を参照してください。

ポートの説明次の表中の <name> には、ユーザーが指定した名前が入ります。たとえば、 vsm_<name>_hw_triggers の場合は次のようになります。

• vsm_shift_hw_triggers、つまり <name> = shift

• vsm_count_hw_triggers、つまり <name> = count

表 2-1 : ポートの説明

名前方向説明

clk 入力立ち上がりエッジクロック。

reset 入力同期リセット。アクティブレベルは設定可能で、クロックの 3 サイクル間アサートする必要があります。

vsm_<name>_hw_triggers 入力 <name> という名前で指定された仮想ソケットマネージャーのハードウェアトリガー入力です。幅は指定可能です。 HW トリガーの数が 0 より大きい場合のみ現れます。

ビット N が 0 から 1 へ遷移すると、トリガー N がアクティブになります。トリガーはキャンセルできません。

vsm_<name>_rm_shutdown_req 出力 IP から仮想ソケット <name> 内のリコンフィギャブルモジュールへのアクティブ High 信号です。リコンフィギャブルモジュールが削除される場合に、コアによって 1 にセットされます。

この機能は、リコンフィギャブルモジュールごとに無効に設定できます。

vsm_<name>_rm_shutdown_ack 入力仮想ソケット <name> 内のリコンフィギャブルモジュールから IP へのアクティブ High 信号です。リコンフィギャブルモジュールが削除される場合に、リコンフィギャブルモジュールによって 1 にセットされます。

この機能は、リコンフィギャブルモジュールごとに無効に設定できます。

vsm_<name>_rm_decouple 出力 IP から任意のデカップリングロジック (仮想ソケット <name> をスタティックロジックから分離するためのロジック ) へのアクティブ High信号です。リコンフィギャブルモジュールがロードされている場合に、IP によって 1 にセットされます。この信号は、仮想ソケットデカップリングロジックを制御する際に使用されます。

vsm_<name>_rm_reset 出力 IP から仮想ソケット <name> 内のリコンフィギャブルモジュールへリセット信号です。この信号を使用する場合、アクティブレベルやサイクル数はリコンフィギャブルモジュールごとに設定できます。

vsm_<name>_sw_shutdown_req 出力 CPU の中断を目的とするアクティブ High 信号です。アクティブリコンフィギャブルモジュールが削除される場合は、仮想ソケット <name>によって 1 にセットされます。仮想ソケットマネージャーのCONTROL レジスタに Proceed コマンドが書き込まれる場合は、 0 にセットされます。

この機能は、リコンフィギャブルモジュールごとに設定できます。






vsm_<name>_sw_startup_req 出力 CPU の開始を目的とするアクティブ High 信号です。新しいリコンフィギャブルモジュールがロードされている場合は、仮想ソケット<name> によって 1 にセットされます。仮想ソケットマネージャーのCONTROL レジスタに Proceed コマンドが書き込まれる場合は、 0 にセットされます。

この機能は、リコンフィギャブルモジュールごとに有効/無効に設定できます。

vsm_<name>_m_axis_status_tvalid 出力仮想ソケットマネージャー <name> の AXI4-Stream Status チャネルのTVALID 信号です。

ステータスは常に有効であるため、この信号は常に 1 にセットされます。

この機能は、仮想ソケットマネージャーごとに有効/無効に設定できます。

vsm_<name>_m_axis_status_tdata 出力仮想ソケットマネージャー <name> の AXI4-Stream Status チャネルの32 ビット幅 tdata 信号です。 STATUS レジスタと同じフォーマットとなります ( 「STATUS レジスタ」参照)。この機能は、仮想ソケットマネージャーごとに有効/無効に設定できます。

vsm_<name>_s_axis_ctrl_tvalid 入力仮想ソケットマネージャー<name> の AXI4-Stream Control チャネルのtvalid 信号です。


vsm_<name>_s_axis_ctrl_tready 出力仮想ソケットマネージャー<name> の AXI4-Stream Control チャネルのtready 信号です。


vsm_<name>_s_axis_ctrl_tdata 入力仮想ソケットマネージャー<name> の AXI4-Stream Control チャネルの32 ビット幅 tdata 信号です。 CONTROL レジスタと同じフォーマットとなります ( 「CONTROL レジスタ」参照)。この機能は、仮想ソケットマネージャーごとに有効/無効に設定できます。

vsm_<name>_event_error 出力仮想ソケットマネージャーにエラーが生じた場合に 1 クロックサイクル間アサートされます。

icap_clk 入力立ち上がりエッジクロック。ICAP プリミティブに接続されるクロックと同じになる必要があります。

icap_reset 入力同期リセット。アクティブレベルは設定可能で、このリセット信号を使用して ICAP インターフェイスロジックをリセットします。 icap_clk と同期する必要があります。

icap_i 入力 ICAP プリミティブから返されるステータスデータ信号です。 ICAP のO ポートに接続します。

icap_o 出力 ICAP プリミティブへのデータ信号です。 ICAP の I ポートへ接続します。

icap_csib 出力 ICAP プリミティブへの CSIB 信号です。ICAP の csib ポートへ接続します。

icap_rdwrb 出力 ICAP プリミティブへの RDWRB 信号です。ICAP の rdwrb ポートへ接続します。

icap_avail 入力 ICAP の AVAIL ポートへ接続します。このポートは、ターゲットデバイスが UltraScale デバイスの場合のみ使用可能です。

表 2-1 : ポートの説明 (続き)

名前方向説明





icap_prdone 入力 ICAP の PRDONE ポートへ接続します。このポートは、ターゲットデバイスが UltraScale デバイスの場合のみ使用可能です。

icap_prerror 入力 ICAP の PRERROR ポートへ接続します。このポートは、ターゲットデバイスが UltraScale デバイスの場合のみ使用可能です。

cap_req 出力 ICAP アービタで使用されます。この信号は、 ICAP に転送するデータがあるすべてのクロックサイクルで、 IP によってアサートされます。

cap_gnt 入力 ICAP アービタで使用されます。この信号は、 IP が ICAP へのアクセス権を保持しているすべてのクロックサイクルで、アービタによってアサートされます。 1 にセットされている場合、 cap_req が 0 に戻るまで、この信号は 1 を保持する必要があります。

アービトレーションが必要ない場合は、この信号を常に 1 に接続します。

cap_rel 入力 ICAP アービタで使用されます。この信号は、別のコンポーネントが ICAPへのアクセスを要求しているすべてのクロックサイクルで、アービタによってアサートされます。 1 にセットされている場合、 cap_req が 0 に戻るまで、この信号は 1 を保持する必要があります。

この信号は、できるだけ早期の安全なタイミングで ICAP の制御を放棄する必要があることを IP に示します。

アービトレーションが必要ない場合は、この信号を常に 0 に接続します。

s_axi_reg_awaddr 入力オプションのレジスタインターフェイスの標準的な 32 ビット幅AXI4-Lite 信号です。

s_axi_reg_awvalid 入力オプションのレジスタインターフェイスの標準的な AXI4-Lite 信号です。

s_axi_reg_awready 出力オプションのレジスタインターフェイスの標準的な AXI4-Lite 信号です。

s_axi_reg_wdata 入力オプションのレジスタインターフェイスの標準的な 32 ビット幅AXI4-Lite 信号です。

s_axi_reg_wvalid 入力オプションのレジスタインターフェイスの標準的な AXI4-Lite 信号です。

s_axi_reg_wready 出力オプションのレジスタインターフェイスの標準的な AXI4-Lite 信号です。

s_axi_reg_bresp 出力オプションのレジスタインターフェイスの標準的な 2 ビット幅AXI4-Lite 信号です。

s_axi_reg_bvalid 出力オプションのレジスタインターフェイスの標準的な AXI4-Lite 信号です。

s_axi_reg_bready 入力オプションのレジスタインターフェイスの標準的な AXI4-Lite 信号です。

s_axi_reg_araddr 入力オプションのレジスタインターフェイスの標準的な 32 ビット幅AXI4-Lite 信号です。

s_axi_reg_arvalid 入力オプションのレジスタインターフェイスの標準的な AXI4-Lite 信号です。

s_axi_reg_arready 出力オプションのレジスタインターフェイスの標準的な AXI4-Lite 信号です。

s_axi_reg_rdata 出力オプションのレジスタインターフェイスの標準的な 32 ビット幅AXI4-Lite 信号です。


名前方向説明





s_axi_reg_rresp 出力オプションのレジスタインターフェイスの標準的な 2 ビット幅AXI4-Lite 信号です。

s_axi_reg_rvalid 出力オプションのレジスタインターフェイスの標準的な AXI4-Lite 信号です。

s_axi_reg_rready 入力オプションのレジスタインターフェイスの標準的な AXI4-Lite 信号です。

m_axi_mem_araddr 出力コンフィギュレーションライブラリインターフェイスの標準的な 32ビット幅 AXI4 信号です。

m_axi_mem_arlen 出力コンフィギュレーションライブラリインターフェイスの標準的な 8ビット幅 AXI4 信号です。

m_axi_mem_arsize 出力コンフィギュレーションライブラリインターフェイスの標準的な 3ビット幅 AXI4 信号です。

m_axi_mem_arburst 出力コンフィギュレーションライブラリインターフェイスの標準的な 2ビット幅 AXI4 信号です。

m_axi_mem_arprot 出力コンフィギュレーションライブラリインターフェイスの標準的な 3ビット幅 AXI4 信号です。

m_axi_mem_arcache 出力コンフィギュレーションライブラリインターフェイスの標準的な 4ビット幅 AXI4 信号です。

m_axi_mem_aruser 出力コンフィギュレーションライブラリインターフェイスの標準的な 4ビット幅 AXI4 信号です。

m_axi_mem_arvalid 出力コンフィギュレーションライブラリインターフェイスの標準的なAXI4 信号です。

m_axi_mem_arready 入力コンフィギュレーションライブラリインターフェイスの標準的なAXI4 信号です。

m_axi_mem_rdata 入力コンフィギュレーションライブラリインターフェイスの標準的な 32ビット幅 AXI4 信号です。

m_axi_mem_rresp 入力コンフィギュレーションライブラリインターフェイスの標準的な 2ビット幅 AXI4 信号です。

m_axi_mem_rlast 入力コンフィギュレーションライブラリインターフェイスの標準的なAXI4 信号です。

m_axi_mem_rvalid 入力コンフィギュレーションライブラリインターフェイスの標準的なAXI4 信号です。

m_axi_mem_rready 出力コンフィギュレーションライブラリインターフェイスの標準的なAXI4 信号です。


名前方向説明





レジスタ空間

概要

各仮想ソケットマネージャーには一連のレジスタがあり、オプションの AXI4-Lite インターフェイスを介してアクセスできます。各レジスタは 32 ビット幅ですが、場合によって使用されないビットがあります。各仮想ソケットマネージャーのレジスタは 4 つのバンクに分割され、各バンクにはそれぞれ独自の構造があります。

• 「バンク 0 : 一般レジスタ」

• 「バンク 1 : Trigger to Reconfigurable Module レジスタ」

• 「バンク 2 : Reconfigurable Module Information レジスタ」

• 「バンク 3 : Bitstream Information レジスタ」

図 2-3 に、これらのレジスタの概略図を示します。

一般レジスタ (General レジスタ ) は、仮想ソケットマネージャーを制御してステータス情報を取得するために使用します。その他のバンクは、リコンフィギャブルモジュールをロードする際に必要な情報を格納するために使用します。

Trigger to Reconfigurable Module レジスタ、Reconfigurable Module レジスタ、および Bitstream Information レジスタの動作は次のとおりです。

• トリガー識別子がデコードされ、これを使用して Trigger to Reconfigurable Module レジスタバンク (バンク 1) の行が選択されます。選択されたレジスタには、そのトリガーでロードされるリコンフィギャブルモジュールの識別子 (RM_ID) が含まれます。

• RM_ID を使用して、 Reconfigurable Module Information レジスタバンク (バンク 2) の行が選択されます。

• 選択された行の下位レジスタ (CONTROL) は、リコンフィギャブルモジュールのシャットダウンおよび開始方法に関する情報を提供します。

• 選択された行の上位レジスタ (BS Index) は、リコンフィギャブルモジュールのロードに必要なビットストリームに関する情報へアクセスするための、 Bitstream Information レジスタバンクの行番号を提供します。この情報は、ビットストリームが格納されている外部メモリのアドレス、サイズ (バイト )、および識別子です。


図 2-3 : 仮想ソケットマネージャー内のレジスタバンク





各レジスタのアドレスは、次のようにエンコードされます。

[Virtual Socket Manager Select] [Bank Select] [Register Select][00]

この場合、 MSB ビットは左に位置しています。

各アドレスセグメントについては、表 2-2 で説明します。

すべての仮想ソケットマネージャーのスライス範囲はすべて同じです。これらの情報および各レジスタアドレスは、コンフィギュレーション情報テキストファイル (IP 生成時に作成される ) から入手できます。詳細は、「出力の生成」を参照してください。

表 2-2 : 各レジスタのアドレス

アドレスセグメント説明

Virtual SocketManager Select

これらのビットには、仮想ソケットマネージャーの識別子が含まれます。これらの識別子は、 IP が生成される際に作成されるコンフィギュレーション情報テキストファイルにレポートされます。

Bank Select アクセスするレジスタバンクを示す識別子です。

0 = General レジスタバンク

1 = Trigger to Reconfigurable Module レジスタバンク

2 = Reconfigurable Module Information レジスタバンク

3 = Bitstream Information レジスタバンク

Register Select このアドレスセグメントは、アクセスするバンクによって異なる意味を持ちます。上位ビットは選択するバンクの行を示し、下位ビットは選択するバンク内の列を示します。 1 つのバンクに列が 1 つある場合、その列を選択するには 0 ビットが必要です。 1 つのバンクに列が2 つある場合、列を選択するには 1 ビットが必要になります (図 2-4 参照)。


図 2-4 : 各レジスタのアドレスフィールドのマッピング





バンク 0 : 一般レジスタ表 2-3 に一般レジスタの定義を示します。

STATUS レジスタ

STATUS レジスタは、読み出し専用であり、 CONTROL レジスタと同じアドレスにマップされています。

表 2-3 : バンク 0 - 一般レジスタ

Register Select の値

レジスタ名アクセスタイプ説明

0 STATUS 読み出し専用このレジスタの読み出しを実行すると、仮想ソケットマネージャーのステータスを取得できます。

0 CONTROL 書き込み専用このレジスタに書き込みを実行すると、仮想ソケットマネージャーをシャットダウン、または別の仮想ソケットマネージャーのコマンドを実行できます。

1 SW_TRIGGER 読み出し /書き込みこのレジスタに書き込みを実行すると、仮想ソケットマネージャーへトリガーを送信できます。このレジスタの読み出しを実行すると、ペンディングされているソフトウェアトリガーの有無を判断できます。

表 2-4 : STATUS レジスタのフォーマット

ビット意義詳細

31:24 BS_ID/RESERVEDターゲットデバイスが 7 シリーズデバイスの場合、これらのビットは予約されています。ターゲットデバイスが UltraScale デバイスの場合、これらのビットにはステータスが適用されるビットストリームの識別子が含まれます。

23:8 RM_ID ステータスが適用されるリコンフィギャブルモジュールの識別子を示します。

7 SHUTDOWN • 1 = 仮想ソケットマネージャーはシャットダウンステートである

• 0 = 仮想ソケットマネージャーはシャットダウンステートではない





CONTROL レジスタ

CONTROL レジスタは書き込み専用であり、 STATUS レジスタと同じアドレスにマップされています。

6:3 ERROR

次のエラーコードが定義されています。

• 1111 = 不明なエラーが発生

• 0110 = (損失エラー + フェッチエラー ) ビットストリーム転送時に ICAPE3 へのアクセス権が外され、コンフィギュレーションライブラリからビットストリームをフェッチする際にエラーが発生。このエラーは、ターゲットデバイスが UltraScale デバイスの場合のみ検出可能。

• 0101 = (BS エラー + フェッチエラー) ビットストリームのロード時に ICAP がエラーコードを返し、コンフィギュレーションライブラリからビットストリームをフェッチする際にエラーが発生。

• 0100 = (フェッチエラー ) コンフィギュレーションライブラリからビットストリームをフェッチする際にエラーが発生。

• 0011 = (損失エラー ) ビットストリーム転送時に ICAPE3 へのアクセス権が外された。このエラーは、ターゲットデバイスが UltraScale デバイスの場合のみ検出可能。

• 0010 = (BS エラー ) ビットストリームのロード時に ICAP がエラーコードを返した。

• 0001 = (不正コンフィギュレーションエラー ) フェッチパスが 0 バイトのビットストリームをロードするように要求された。

• 0000 = エラーなし。

これ以外の値はすべて予約されています。

2:0 STATE

仮想ソケットマネージャーがアクティブステートの場合、次のステートが定義されます。

• 111 = 仮想ソケットはフル。つまり、リコンフィギャブルモジュールのロードが完了している。

• 110 = 仮想ソケットマネージャーがリコンフィギャブルモジュールのリセットステップを実行している。

• 101 = 仮想ソケットマネージャーがソフトウェアのスタートアップステップを実行している。

• 100 = 仮想ソケットマネージャーが新しいリコンフィギャブルモジュールのロードを実行している。

• 011 = 予約

• 010 = 仮想ソケットマネージャーがソフトウェアのシャットダウンステップを実行している。

• 001 = 仮想ソケットマネージャーがハードウェアのシャットダウンステップを実行している。

• 000 = 仮想ソケットは空。つまり、リコンフィギャブルモジュールがロードされていない。

仮想ソケットマネージャーがシャットダウンステートの場合、次のステートが定義されます。

• 001 = RM_SHUTDOWN_ACK は 1。• 000 = RM_SHUTDOWN_ACK は 0。

表 2-4 : STATUS レジスタのフォーマット (続き)


表 2-5 : CONTROL レジスタのフォーマット


31:16 HALFWORD FIELD 選択されたコマンドの追加情報を含む 16 ビットフィールドです。詳細は、コマンドの説明を参照してください。





SW_TRIGGER レジスタ

SW_TRIGGER レジスタに対して読み出しと書き込みを両方実行できます。

バンク 1 : Trigger to Reconfigurable Module レジスタ

表 2-7 に Trigger to Reconfigurable Module レジスタの定義を示します。

15:8 BYTE FIELD 選択されたコマンドの追加情報を含む 8 ビットフィールドです。詳細は、コマンドの説明を参照してください。

7:0 CMD

次のコマンドが定義されています。

• 000 = シャットダウン

• 001 = 再開 (ステータスなし )• 010 = 再開 (ステータスあり )• 011 = 続行

• 100 = ユーザー制御

これ以外の値はすべて予約されています。これらのコマンドの詳細は、「仮想ソケットマネージャー制御インターフェイス」で説明します。

表 2-6 : ソフトウェアトリガーレジスタのフォーマット


31 Trigger Pending

書き込みは無視されます。読み出しを実行すると、次の値が返されます。

• ペンディングされているソフトウェアトリガーがある場合は 1。• ペンディングされているソフトウェアトリガーがない場合は 0。

30:W Reserved 書き込みは無視されます。読み出しを実行すると 0 が返されます。

W-1:0 Trigger

トリガーの識別子です。トリガーがペンディングされているときに、書き込みを実行すると、ペンディングされているトリガーを上書きします。

このフィールドの幅 (W) :

表 2-7 : バンク 1 - Trigger to Reconfigurable Module レジスタ

レジスタの選択値レジスタ名アクセスタイプ

説明

0 TRIGGER0 書き込み/読み出し

このレジスタには、トリガー 0 がアサートされるとロードされるリコンフィギャブルモジュールの識別子 (RM_ID) が含まれています。





表 2-5 : CONTROL レジスタのフォーマット (続き)






Trigger to Reconfigurable Module レジスタには、トリガーとロードされるリコンフィギャブルモジュール間のマッピング情報が含まれています。リコンフィギャブルモジュール数より多くのトリガー数を有効にできるため、フィールドでリコンフィギャブルモジュールを追加したり、複数のソースから同じリコンフィギャブルモジュールを簡単にトリガーできます。

各レジスタは 32 ビット幅ですが、下位の X ビットのみ使用されます。 X は次のとおりです。

未使用ビットは、書き込み時には無視され、読み出し時は 0 が返されます。 Trigger to Reconfigurable Module レジスタは、仮想ソケットマネージャーがシャットダウンステートの場合にのみアクセス可能です。仮想ソケットマネージャーがシャットダウンステートでない場合に読み出しを実行すると 0 が返され、書き込みは無視されます。

バンク 2 : Reconfigurable Module Information レジスタ

表 2-8 に Reconfigurable Module Information レジスタの定義を示します。

このバンクには各行に 2 つのレジスタがあり、それらは Register Select の LSB を使用して選択されます。

• BS Index Register : LSB = 0

• Control Register : LSB = 1

仮想ソケットマネージャーがシャットダウンステートの場合、このバンクのすべてのレジスタが読み出しおよび書き込み可能です。仮想ソケットマネージャーがシャットダウンステートでない場合に読み出しを実行すると 0 が返され、書き込みは無視されます。

⁞ ⁞ ⁞ ⁞

N TRIGGERN 書き込み/読み出し

このレジスタには、トリガー N がアサートされるとロードされるリコンフィギャブルモジュールの識別子 (RM_ID) が含まれています。

表 2-8 : バンク 2 - Reconfigurable Module Information レジスタ

Register Select の MSB

Register Select の LSB レジスタ名説明

0 0 RM_BS_INDEX0 このレジスタには、リコンフィギャブルモジュール 0 のビットストリームに関する情報がある BitstreamInformation レジスタバンクの行番号が含まれています。

0 1 RM_CONTROL0 このレジスタには、リコンフィギャブルモジュール 0 の制御情報が含まれています。





表 2-7 : バンク 1 - Trigger to Reconfigurable Module レジスタ (続き)

レジスタの選択値レジスタ名アクセスタイプ

説明





RM_BS_INDEX レジスタ

RM_CONTROL レジスタ

⁞ ⁞ ⁞

N 0 RM_BS_INDEXN このレジスタには、リコンフィギャブルモジュール N のビットストリームに関する情報がある BitstreamInformation レジスタバンクの行番号が含まれています。

N 1 RM_CONTROLN このレジスタには、リコンフィギャブルモジュール N の制御情報が含まれています。

表 2-9 : RM_BS_INDEX レジスタのフォーマット


31:16 CLEAR_BS_INDEX/Reserved

ターゲットデバイスが 7 シリーズデバイスの場合、これらのビットは予約されています。

ターゲットデバイスが UltraScale デバイスの場合、これらのビットは BitstreamInformation レジスタバンクへのアドレスを含み、リコンフィギャブルモジュールを対応するクリアリングビットストリームに関連付けます。

15:0 BS_INDEX これらのビットは、 Bitstream Information レジスタバンクへのアドレスを含み、リコンフィギャブルモジュールと対応するビットストリームを関連付けます。

表 2-10 : RM_CONTROL レジスタのフォーマット


31:13 Reserved 読み出しは 0 が返され、書き込みは無視されます。

12:5 Reset Duration リコンフィギャブルモジュールのリセット信号をアサートするのに必要なクロックサイクル数 -1 を示します。

• 0 : 1 クロックサイクル

• 1 : 2 クロックサイクル

• 以下同様

4:3 Reset Required • 00 : リコンフィギャブルモジュールのリセットは不要。

• 01 : 予約

• 10 : アクティブ Low のリコンフィギャブルモジュールのリセットが必要。

• 11 : アクティブ High のリコンフィギャブルモジュールのリセットが必要。

2 Startup Required • 0 : スタートアップは不要。

• 1 : ソフトウェアスタートアップが必要。

1:0 Shutdown Required • 00 : リコンフィギャブルモジュールのシャットダウンは不要。

• 01 : ハードウェアリコンフィギャブルモジュールのシャットダウンが必要。

• 10 : ハードウェアの後にソフトウェアシャットダウンが必要。

• 11 : ソフトウェアの後にハードウェアシャットダウンが必要。

表 2-8 : バンク 2 - Reconfigurable Module Information レジスタ (続き)







バンク 3 : Bitstream Information レジスタ

表 2-11 に Bitstream Information レジスタの定義を示します。

このバンクには各行に 3 つのレジスタがあり、それらは Register Select の 2 つの LSB ビットを使用して選択されます。

• ID Register : LSBs = 0

• Address Register : LSBs = 1

• Size Register : LSBs = 2

ターゲットデバイスが UltraScale デバイスで、仮想ソケットマネージャーがシャットダウンステートの場合に、このバンクのすべてのレジスタが読み出しおよび書き込み可能です。このタイプのデバイスのリコンフィギャブルモジュールにはビットストリームが 2 つ必要となるため、すべてのビットストリーム識別子は 0 または 1 になります。

ターゲットデバイスが 7 シリーズデバイスで、仮想ソケットマネージャーがシャットダウンステートの場合、このバンクの BS_ADDRESS および BS_SIZE レジスタが読み出しおよび書き込み可能です。このタイプのデバイスのリコンフィギャブルモジュールにはビットストリームが 1 つしか必要ないため、すべてのビットストリーム識別子は 0 になります。 BS_ID レジスタへの書き込みは無視され、読み出しは常に 0 が返されます。

すべてのデバイスタイプにおいて、仮想ソケットマネージャーがシャットダウンステートでない場合には、このバンクのすべてのレジスタの読み出し動作で 0 が返され、すべてのレジスタの書き込み動作は無視されます。

表 2-11 : バンク 3 - Bitstream Information レジスタ



0 0 BS_ID0 このレジスタには、このビットストリームの識別子が含まれています。

0 1 BS_ADDRESS0 このレジスタには、コンフィギュレーションライブラリインターフェイスのビットストリーム 1 のバイトアドレスが含まれています。

0 2 BS_SIZE0 このレジスタには、ビットストリーム 0 のサイズ (単位 : バイト ) が含まれています。







⁞ ⁞ ⁞

N 0 BS_IDN このレジスタには、このビットストリームの識別子が含まれています。





BS_ID レジスタ

BS_ADDRESS レジスタ

BS_SIZE レジスタ

N 1 BS_ADDRESSN このレジスタには、コンフィギュレーションライブラリインターフェイスのビットストリーム N のバイトアドレスが含まれています。

N 2 BS_SIZEN このレジスタには、ビットストリーム N のサイズ (単位 :バイト ) が含まれています。

表 2-12 : BS_ID レジスタのフォーマット


31:1 Reserved 予約

0 ID リコンフィギュレーションモジュールに関係するビットストリームの識別子を示します。リコンフィギュレーションモジュールの最初のビットストリームには ID 0 が与えられ、 2 番目のビットストリームには ID 1 が与えられます。

表 2-13 : BS_ADDRESS レジスタのフォーマット


31:0 ADDRESS コンフィギュレーションライブラリインターフェイスのビットストリームのアドレスを示します。

表 2-14 : BS_SIZE レジスタのフォーマット


31:0 Size ビットストリームのサイズ (単位 : バイト ) を示します。

表 2-11 : バンク 3 - Bitstream Information レジスタ (続き)






第 3 章

コアを使用するデザインこの章では、コアを使用した設計をより容易にするためのガイドラインおよび追加情報を紹介します。

一般的なデザインガイドライン

インフィールドアップグレードの準備

一部のデザインは、パーシャルリコンフィギュレーションを使用して、その一部をインフィールドアップグレードできます。つまり、デザインをフィールドに展開後にリコンフィギャブルモジュールを追加、削除、または変更できます。 Partial Reconfiguration Controller は、 AXI4-Lite インターフェイスを使用して、トリガー、リコンフィギャブルモジュール、およびビットストリーム情報の再プログラムを可能にすることでこれをサポートします。ただし、リコンフィギャブルモジュールを新たに追加するには、そのスペースとアクティブ化するためのトリガーが必要です。

インフィールドアップグレードの予定がある場合は、コア生成時にそのためのスペースを割り当てておく必要があります。

クロッキングクロックポートは 2 つあり、 ICAP インターフェイスを駆動するロジック用の icap_clk とそれ以外で使用するための clk があります。

ドメイン間で信号を転送する際に使用される同期ステージの数は指定可能です。

リセットリセットポートは 2 つあり、 ICAP インターフェイスを駆動するロジック用の icap_reset とそれ以外で使用するための reset があります。相互に関連するこれらのリセットの正確なタイミングは重要ではありません。ただし、一方がアサートされる場合には、もう一方もアサートされる必要があります。たとえば、 ICAP インターフェイスをリセットして Partial Reconfiguration Controller の残りの部分をリセットしなければ、ロックアップが生じます (逆も同じ)。さらに、両方のリセットがアサートされてリリースされるまでは、トリガーを生成できません。

推奨 : リセットを適用する前には、すべての仮想ソケットマネージャーがシャットダウンステートに遷移する (またシャットダウンステートであることを確認する ) ことを推奨しています。

これが不可能な場合は、コアがリセットされる前に次の条件を満たす必要があります。




第 3 章 : コアを使用するデザイン

1. ICAP インターフェイスが ICAP へビットストリームを転送していないことが前提となります。ビットストリーム転送が中断されると、デバイスが不安定な状態になり、その結果としてチップ全体のリコンフィギュレーションが必要になる可能性があります。

2. アクティブステートの仮想ソケットマネージャーには、ペンディングされているトリガーがないことが前提となります。トリガーへの対応を開始した仮想ソケットマネージャーをリセットすると、仮想ソケットマネージャーのステートを破損させる可能性があります。 UltraScale デバイスを制御する仮想ソケットマネージャーの場合、これによって、仮想ソケットに新しいリコンフィギャブルモジュールがロードできなくなる可能性があります。

注記 : アクティブリセットレベルは設定可能です。

仮想ソケットマネージャー制御インターフェイス各仮想ソケットマネージャーは、オプションの AXI4-Stream 制御チャネルを介して、または CONTROL レジスタを使用して AXI4-Lite レジスタインターフェイスを介して個別に制御できます。コマンドのワードフォーマットは、使用するインターフェイスに関係なく同じです。

Shutdown コマンド

Shutdown コマンドは、仮想ソケットマネージャーにできるだけ早期の安全なタイミングでシャットダウンステートへ遷移するよう命令します。要求されてから、仮想ソケットマネージャーがシャットダウンステートへ遷移するまでに、長い遅延が生じる可能性があります (予測不可)。 Shutdown コマンドは送信後にキャンセルはできません。

このコマンドは、仮想ソケットマネージャーがシャットダウンステートにない場合のみ使用できます。

このコマンドでは、制御ワードの BYTE フィールドおよび HALFWORD フィールドは使用されません。

Restart with no Status コマンド

Restart with no Status コマンドは、仮想ソケットマネージャーにシャットダウンステートから遷移するよう命令します。仮想ソケットマネージャーの Empty/Full ステータス、リコンフィギャブルモジュールの識別子、およびエラーステータスは、仮想ソケットマネージャーがシャットダウンステートへ遷移する前の状態を保持しています。

このコマンドは、シャットダウン中に仮想ソケットが変更されなかった場合に、シャットダウンステートにいる仮想ソケットマネージャーを再開する際に使用する必要があります。

このコマンドは、仮想ソケットマネージャーがシャットダウンステートの場合のみ使用できます。


Restart with Status コマンド

Restart with Status コマンドは、仮想ソケットマネージャーにシャットダウンステートから遷移するよう命令します。仮想ソケットマネージャーの Empty/Full ステータスおよびリコンフィギャブルモジュールの識別子は、コマンドの一部として指定されます。

このコマンドは、シャットダウン中に仮想ソケットが変更された場合 (つまり、仮想ソケットマネージャー以外の何かによって仮想ソケットにリコンフィギャブルモジュールがロードされた場合) に、シャットダウンステートにいる仮想ソケットマネージャーを再開する際に使用する必要があります。

このコマンドは、ロードされたリコンフィギャブルモジュールがその仮想ソケットマネージャーで管理されており、ステータスが Full の場合のみ使用されます。その仮想ソケットマネージャーで管理されていないリコンフィギャブルモジュールがロードされる場合は、仮想ソケットマネージャーが再開される前に仮想ソケットは Empty ステート





にある必要があります。 Empty ステートは、仮想ソケットにリコンフィギャブルモジュールがない状態、またはロードされたリコンフィギャブルモジュールがシャットダウンステップを必要としない場合のいずれかを意味します。仮想ソケットが UltraScale デバイス上にある場合は、ロードされたリコンフィギャブルモジュールがマスクされていないこと、そしてクリアリングビットストリームのロードは必要ない、というさらなる要件が加わります。


制御ワードの BYTE フィールドおよび HALFWORD フィールドは、次のように使用されます。

• BYTE[0] : 再開時に設定される Empty/Full ステータスの値です。

° 0 : 仮想ソケットは空 (Empty)。

° 1 : 仮想ソケットはフル (Full)。

• HALFWORD : 仮想ソケットマネージャーがシャットダウンステートにいる間にロードされるリコンフィギャブルモジュールの識別子です。これは、その仮想ソケットマネージャーで管理されるリコンフィギャブルモジュールである必要があります。

Proceed コマンド

Proceed コマンドは、仮想ソケットマネージャにリコンフィギャブルモジュールの処理を開始するよう命令します。仮想ソケットマネージャーが vsm_<name>_sw_shutdown_req または vsm_<name>_sw_startup_req割り込み信号をアサートしている場合、このコマンドが生じるまで動作は停止します。これらの信号のどちらもアサートされていないと、このコマンドは無視されます。

このコマンドは、仮想ソケットマネージャーがシャットダウンステートにない場合のみ使用できます。


ユーザー制御コマンド

ユーザー制御コマンドは、次の信号の値を設定する際に使用されます。

• vsm_<name>_rm_shutdown_req

• vsm_<name>_rm_decouple

• vsm_<name>_rm_reset

• vsm_<name>_sw_shutdown_req

• vsm_<name>_sw_startup_req

これらの値が設定されると、別のユーザー制御コマンドが送信されるまで、またはいずれかの Restart コマンドが送信されるまで、これらの値は保持されます。


制御ワードの BYTE フィールドおよび HALFWORD フィールドは、次のように使用されます。

• BYTE[0] : rm_shutdown_req を制御します。

° 0 : vsm_<name>_rm_shutdown_req を 0 に設定。

° 1 : vsm_<name>_rm_shutdown_req を 1 に設定。

• BYTE[1] : rm_decouple を制御します。

° 0 : vsm_<name>_rm_decouple を 0 に設定。

° 1 : vsm_<name>_rm_decouple を 1 に設定。

• BYTE[2] : sw_shutdown_req を制御します。

° 0 : vsm_<name>_sw_shutdown_req を 0 に設定。





° 1 : vsm_<name>_sw_shutdown_req を 1 に設定。

• BYTE[3] : sw_startup_req を制御します。

° 0 : vsm_<name>_sw_startup_req を 0 に設定。

° 1 : vsm_<name>_sw_startup_req を 1 に設定。

• BYTE[4] : rm_reset を制御します。

° 0 : Vsm_<name>_rm_reset を 0 に設定。

° 1 : vsm_<name>_rm_reset を 1 に設定。

• HALFWORD : 使用しません。

プロトコルの説明

ハードウェアトリガー

仮想ソケットマネージャーにハードウェアトリガーが設定されている場合は、 vsm_<name>_hw_triggers というベクター入力信号を使用します。この信号の各ビットは個別に処理され、同じ番号のトリガー識別子に直接マップされます。たとえば、次のようになります。

• vsm_<name>_hw_triggers[0] はトリガー 0 にマップします。

• vsm_<name>_hw_triggers[1] はトリガー 1 にマップします。

• 以下同様

トリガー N は、 vsm_<name>_hw_triggers[N] が 0 から 1 へ遷移するのに同期して発生します。トリガーは、発生後にはキャンセルできません。1 クロックサイクル後に vsm_<name>_hw_triggers[N] は 0 に戻ることができ、トリガー N は仮想ソケットマネージャー内でまだペンディング状態となります。

トリガー N が発生すると、仮想ソケットマネージャーがそれを記録し、トリガーの処理が有効になります。前のアクティベーションの処理が選択される前にトリガーが発生すると、そのトリガーは無視されます。トリガーアクティベーションは 1 インスタンスのみ格納されます。

図 3-1 に、動作中のハードウェアトリガーの例を示します。ここで示すクロックサイクル番号は、説明目的として示したもので固定レイテンシとの関連性はありません。

• クロック 3 では、 vsm_<name>_hw_triggers[0] が 0 から 1 へ遷移し、これは内部の Triggers Pending[0]に記録されます。

• クロック 4 では、 vsm_<name>_hw_triggers[1] が 0 から 1 へ遷移し、これは内部の Triggers Pending[1]に記録されます。


図 3-1 : ハードウェアトリガーの例





• クロック 6 では、仮想ソケットマネージャーがトリガー 0 の処理を開始します。 Triggers Pending[0] が 0 に変更され、新しいトリガー 0 をキャプチャできたことを意味します。

• クロック 9 では、 vsm_<name>_hw_triggers[1] が 0 から 1 へ遷移しますが、 Triggers Pending[1] は既に 1であるため、新しいトリガー 1 は無視されます。

• クロック 51 では、仮想ソケットマネージャーがトリガー 0 の処理を停止し、クロックサイクル 5 からペンディングされているトリガー 1 の処理を開始します。 Triggers Pending[1] が 0 に変更され、新しいトリガー 1 をキャプチャできたことを意味します。

• このトリガーは、 vsm_<name>_hw_triggers[1] が 0 から 1 へ遷移するクロックサイクル 53 で到達します。トリガー 1 はペンディングされていないため、再びキャプチャされます。

この段階で、トリガー 1 はペンディング中であり、また処理されています。トリガー 1 にマップされたリコンフィギャブルモジュールがロードを実行すると、仮想ソケットマネージャーが即座にそれを削除して、ペンディングされているトリガーの処理を開始し、同じリコンフィギャブルモジュールをロードします。場合によってはロード済みのリコンフィギャブルモジュールをロードすることが有効となるため、Partial Reconfiguration Controller はこの方法を可能にしています。必要なければ、正常なトリガー管理でこの状況を回避できます。

リコンフィギャブルモジュールのハードウェア/ソフトウェアシャットダウン

一部のリコンフィギャブルモジュールは、デバイスから削除される前にシャットダウンが必要な場合があります。リコンフィギャブルモジュールが任意的に削除されるとデッドロックやその他のシステムエラーを招く可能性がある場合には、この手順が必要です。どのようなシャットダウンが必要かは、各リコンフィギャブルモジュールで異なります。Partial Reconfiguration Controller はハンドシェイクプロトコルを提供してこのプロセスを管理しますが、実際のシャットダウンメカニズムはシステム設計者が提供する必要があります。

図 3-2 にプロトコルを示します。リコンフィギャブルモジュールの削除が予定されている場合、Partial ReconfigurationController は vsm_<name>_rm_shutdown_req を 1 にセットします。リコンフィギャブルモジュールは、自らできるだけ早期に安全なステートへ遷移する必要があります。この動作の実行に制限時間はありません。リコンフィギャブルモジュールは、削除の準備が整うと vsm_<name>_rm_shutdown_ack を 1 にセットします。

また、リコンフィギャブルモジュールが削除される前にはソフトウェアのシャットダウンも必要です。たとえば、デバイスドライバーのアンロードが必要な場合を考えます。このプロセスに対応するため、 Partial ReconfigurationController には、 vsm_<name>_sw_shutdown_req 信号があります。この信号は、割り込みコントローラー、またはソフトウェアとの通信用にデザインに含まれているその他のスキームに接続可能です。図 3-3 にプロトコルを示します。リコンフィギャブルモジュールが削除される場合、 vsm_<name>_sw_shutdown_req が 1 にセットされます。ソフトウェアは、できるだけ早期の段階で安全なステートへ遷移する必要があります。この動作の実行に制限時間はありません。ソフトウェアがリコンフィギュレーションモジュールの削除に対応できるようになると、仮想ソケットマネージャーに Proceed コマンドを送信します。


図 3-2 : リコンフィギャブルモジュールのハードウェアシャットダウン





このシャットダウン動作は、リコンフィギャブルモジュールごとに設定できます。

リコンフィギャブルモジュールのソフトウェアスタートアップ

リコンフィギャブルモジュールがロードされた後で、オプションのリセット信号がアサートされる前、さらにデカップリングがリリースされる前に、ソフトウェアはデバイスドライバーをロードする必要があります。 PartialReconfiguration Controller には、このプロセスにサポートするために vsm_<name>_sw_startup_req 信号があります。この信号は、割り込みコントローラー、またはソフトウェアの通信用にデザインに含まれているその他のスキームにも接続可能です。図 3-4 にプロトコルを示します。リコンフィギャブルモジュールがロードされる場合、vsm_<name>_sw_startup_req が 1 にセットされます。ソフトウェアは、リコンフィギャブルモジュールが動作可能な状態になるために必要な動作を行う必要があります。この動作の実行に制限時間はありません。ソフトウェアがリコンフィギュレーションモジュールの開始に対応できるようになると、 AXI4-Lite インターフェイスを使用して仮想ソケットマネージャーの CONTROL レジスタに Proceed コマンドを送信します。詳細は、「Proceed コマンド」を参照してください。

このスタートアップ動作は、リコンフィギャブルモジュールごとに設定できます。

ICAP の共有プロトコル

Partial Reconfiguration Controller は、シンプルなプロトコルを使用して ICAP へのアクセスのアービトレーションを実行します。IP は、ICAP に転送するデータがあるすべてのクロックサイクルで cap_req を 1 にセットしますが、データ転送は、アービタが cap_gnt を 1 にセットした場合のみ実行されます。アービタは、 cap_req が 0 になるまでcap_gnt を 1 に保持する必要があります。

アービタは cap_rel を 1 にセットして、その他のコンポーネントが ICAP へのアクセス権を要求していることを示すことができます。 Partial Reconfiguration Controller は、進行中のビットストリームのロードを完了すると、 cap_reqを 0 にセットします。別のコンポーネントが ICAP へのアクセスを要求しているすべてのクロックサイクルで、アー


図 3-3 : リコンフィギャブルモジュールのソフトウェアシャットダウン


図 3-4 : リコンフィギャブルモジュールのソフトウェアスタートアップ





ビタは cap_rel をアサートする必要があります。 1 にセットされている場合、 cap_req が 0 に戻るまで、この信号を 1 に保持する必要があります。

コアがデザインにインスタンシエートされている場合でアービトレーションが不要な場合は、 cap_gnt を 1 にハード接続し、 cap_rel を 0 にハード接続する必要があります。


図 3-5 : ICAP のアービトレーションプロトコル




第 4 章

デザインフローの手順この章では、コアのカスタマイズと生成、制約、およびシミュレーション/合成/インプリメンテーションの手順について説明します。一般的な Vivado® デザインフローおよび IP インテグレーターの詳細は、次の Vivado Design Suiteユーザーガイドを参照してください。

• 『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 1]

• 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 2]

• 『Vivado Design Suite ユーザーガイド : 入門』 (UG910) [参照 5]

• 『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 6]

コアのカスタマイズおよび生成ここでは、ザイリンクスツールを使用し、 Vivado® Design Suite でコアをカスタマイズおよび生成する方法について説明します。

Vivado IP インテグレーターでコアをカスタマイズおよび生成する場合は、『Vivado Design Suite ユーザーガイド : IPインテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 1] を参照してください。 IP インテグレーターは、デザインの検証または生成時に一部のコンフィギュレーション値を自動的に計算する場合があります。値が変わるかどうかを確認するには、この章のパラメーターの説明を参照してください。パラメーター値を確認するには、 Tcl コンソールから validate_bd_design コマンドを実行してください。

IP はユーザーデザインに合わせてカスタマイズできます。それには、 IP コアに関連する各種パラメーターの値を次の手順に従って指定します。

1. IP カタログから IP を選択します。

2. 選択した IP をダブルクリックするか、ツールバーまたは右クリックメニューから [Customize IP] コマンドをクリックします。

詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 2] および『Vivado Design Suite ユーザーガイド : 入門』 (UG910) [参照 5] を参照してください。

注記 : この章の図には Vivado 統合設計環境 (IDE) のスクリーンショットが使用されていますが、現在のバージョンとはレイアウトが異なる場合があります。

[Validation] タブ

このタブは、 [Customize IP] ダイアログボックスの左側にあり、 [IP Symbol] タブ、 [Address Map] タブ、および [TriggerMapping] タブと同じスペースを共有しています。このタブはデフォルトで表示されます。 [Validation] タブには、現在のコンフィギュレーションで生じているすべてのエラーの一覧が表示されます。すべてのエラーが修正されるまで、コアは生成されません。コンフィギュレーションのエラーがなくなると、このタブに「There are no errors」と表示されます。




第 4 章 : デザインフローの手順

[Address Map] タブ

このタブは、 [Customize IP] ダイアログボックスの左側にあり、 [IP Symbol] タブ、 [Trigger Mapping] タブ、および[Validation] タブと同じスペースを共有しています。 [Address Map] タブは、 AXI Lite アドレスの構造に関する情報や、Partial Reconfiguration Controller の各レジスタの名前とアドレスを提供します。

[Trigger Mapping] タブ

このタブは、[Customize IP] ダイアログボックスの左側にあり、[IP Symbol] タブ、[Address Map] タブ、および [Validation]タブと同じスペースを共有しています。 [Trigger Mapping] タブは、選択した仮想ソケット用に設定されたトリガーマッピングの概要を提供します。

[Global Options] タブ

このタブは、 [Customize IP] ダイアログボックスの右側にあり、 [Virtual Socket Options] タブと同じスペースを共有しています。 [Global Options] タブは、仮想ソケットマネージャーの数やそれらの設定に依存しないコアの部分を設定する際に使用します。設定可能なオプションは次のとおりです。

• [Enable the AXI Lite Interface] : AXI4-Lite レジスタインターフェイスを有効または無効にします。

• [Reset Active Level] : コアのリセットアクティブレベル (アクティブ High またはアクティブ Low) を指定します。

• [Managed Device Type] : コアが管理するデバイスの種類を選択します。このデバイスに、仮想ソケットおよび接続された iCAP プリミティブが含まれます。

• [FIFO Depth] : フェッチパスの FIFO の深さを指定します。有効な値は、 16、 32、 64、 128、 256、 512、 1024、 2048、4096、 8192、 16384、 32768、 65536、および 131072 です。 16 値は、 [CDC Stages] の値が 2 または 3 に設定されている場合のみ有効です。

• [FIFO Implementation] : フェッチパスの FIFO にブロック RAM または分散 RAM のいずれを使用するかを指定します。

• [CDC Stages] : クロック乗せ換え時に使用する同期ステージの数を指定します。有効な値は、 2、 3、 4、 5、および 6 です。 4、 5、または 6 を使用する場合は、 FIFO の深さが少なくとも 32 エントリ必要です。

[Virtual Socket Manager Options] タブ

このタブは、 [Customize IP] ダイアログボックスの右側にあり、 [Global Options] タブと同じスペースを共有しています。 [Virtual Socket Manager Options] タブは、 1 つの仮想ソケットマネージャーとその仮想ソケットマネージャー内の1 つのリコンフィギャブルモジュールを設定する際に使用します。設定する仮想ソケットマネージャーやリコンフィギャブルモジュールは、ドロップダウンリストを使用して選択できます。

図 4-1 および図 4-2 に、仮想ソケットマネージャーオプションを示します。このタブは、 4 つのエリアに分かれています。

1. 「制御ボタン」

2. 「仮想ソケットマネージャーのオプション」

3. 「リコンフィギャブルモジュールのオプション」

4. 「トリガーオプション」





制御ボタン

制御ボタンは 4 つありますが、そのうちの 3 つは必要ない場合に自動的に非表示となります。

• [New Virtual Socket Manager] : コアに新しい仮想ソケットマネージャーを追加する場合に、このボタンをオンにします。

• [New Reconfigurable Module] : 現在選択されている仮想ソケットマネージャーに新しいリコンフィギャブルモジュールを追加する場合に、このボタンをオンにします。このボタンは、仮想ソケットマネージャーが選択されている場合のみ利用できます。


図 4-1 : 仮想ソケットマネージャーのオプション (7 シリーズデバイスを使用した場合)


図 4-2 : その他の仮想ソケットマネージャーのオプション (UltraScale デバイスを使用した場合)





• [Delete Virtual Socket Manager] : 現在選択されている仮想ソケットマネージャーを削除する場合に、このボタンをオンにします。このボタンは、仮想ソケットマネージャーが選択されている場合のみ利用できます。

• [Delete Reconfigurable Module] : 現在選択されている仮想ソケットマネージャーから現在選択されているリコンフィギャブルモジュールを削除する場合に、このボタンをオンにします。このボタンは、リコンフィギャブルモジュールが選択されている場合のみ利用できます。

仮想ソケットマネージャーのオプション

• [Virtual Socket Manager to Configure] : このドロップダウンリストを使用して、設定する仮想ソケットマネージャーを選択します。

• [Enter a new name] : (オプション) 仮想ソケットマネージャーの新しい名前をここに入力します。命名規則は次のとおりです。

° 文字、番号、または _ (アンダースコア) のみ使用できます。

° 最初と最後に _ (アンダースコア) は使用できません。

° __ (ダブルアンダースコア) は使用できません。

注記 : 名前の変更は、 GUI 内の別のオプションをクリック、または <Tab> キーを押すと適用されます。

• [Has Status Channel] : 選択されている仮想ソケットマネージャーの AXI4-Stream ステータスチャネルを有効または無効にします。

• [Has Control Channel] : 選択されている仮想ソケットマネージャーの AXI4-Stream 制御チャネルを有効または無効にします。

• [Start in Shutdown] : 選択されている仮想ソケットマネージャーがシャットダウンステートから動作を開始する必要がある場合は、このオプションをオンにします。

• [Shutdown on Error] : エラーが検出された場合に選択されている仮想ソケットマネージャーがシャットダウンステートに遷移する必要がある場合は、このオプションをオンにします。

• [Skip RM Startup After Reset] : 仮想ソケットマネージャーがリセット完了後、リコンフィギャブルモジュールがロードされている場合にはリコンフィギャブルモジュールのスタートアップステップ ( リセット /ソフトウェアスタートアップ) を実行します。リセット後にこの手順をスキップする場合は、このオプションをオンにします。

• [Has PoR RM] : デバイスの初期コンフィギュレーションビットストリームに、この仮想ソケット内のリコンフィギャブルモジュールが含まれる場合は、このオプションをオンにして適切なリコンフィギャブルモジュールを選択します。

注記 : ターゲットデバイスが UltraScale デバイスの場合、このオプションは必須となります (1)。この場合、値は自動的に TRUE に設定され、 [Customize IP] のパラメーターは無効となります。

• [Number of RMs allocated] : 仮想ソケットマネージャー内のリコンフィギャブルモジュールに関する情報を格納するために、どれくらいのスペースを割り当てる必要があるかを指定します。 AXI4-Lite インターフェイスを使用してフィールドでリコンフィギャブルモジュールを追加する場合は、この設定が必要です。この値は、自動的に 2 のべき乗に切り上げられます。

1. スタティックビットストリーム内のリコンフィギャブルパーティションは、ブラックボックスまたは疑似ブラックボックスと

してインプリメント可能です (『Vivado Design Suite ユーザーガイド : パーシャルリコンフィギュレーション』 (UG909) [参照 3] 参照)。ターゲットデバイスが 7 シリーズデバイスで、システムがリコンフィギャブルパーティションをブラックボックスとして

元に戻す必要がない場合、 Partial Reconfiguration Controller コアはこのオプションを無視できます。一方、ターゲットデバイスが

UltraScale デバイスの場合、別のリコンフィギャブルモジュールがロード可能になる前にブラックボックスのクリアリングビッ

トストリームがロードされる必要があるため、そのブラックボックスをコア内でリコンフィギャブルモジュールとして定義する

必要があります。リコンフィギャブルパーティションをブラックボックスとして元に戻す必要がない場合は、このリコンフィ

ギャブルモジュールのパーティションビットストリームのアドレスおよびサイズ情報は 0 のままにできます。この場合は、トリ

ガーにマップしないでください。





リコンフィギャブルモジュールのオプション

• [Reconfigurable Module to Configure] : このドロップダウンリストを使用して、選択されている仮想ソケットマネージャーの、設定するリコンフィギャブルモジュールを選択します。

• [Enter a new name] : (オプション) リコンフィギャブルモジュールの新しい名前をここに入力します。命名規則は次のとおりです。

° 文字、番号、または _ (アンダースコア) のみ使用できます。

° 最初と最後に _ (アンダースコア) は使用できません。

° __ (ダブルアンダースコア) は使用できません。

注記 : 名前の変更は、 GUI 内の別のオプションをクリックすると適用されます。

• [Shutdown Type] :

° [Not Required] : リコンフィギャブルモジュールは、削除の通知が必要ありません。

° [Hardware Only] : リコンフィギャブルモジュールは削除の通知が必要ありますが、通知が必要なソフトウェアはありません。

° [HW then SW] : リコンフィギャブルモジュールは削除の通知が必要であり、またソフトウェアにも通知が必要です。リコンフィギャブルモジュールが先に通知される必要があります。

° [SW then HW] : リコンフィギャブルモジュールは削除の通知が必要であり、またソフトウェアにも通知が必要です。ソフトウェアが先に通知される必要があります。

詳細は、 31 ページの「リコンフィギャブルモジュールのハードウェア/ソフトウェアシャットダウン」を参照してください。

• [Startup Type] :

° [Not Required] : システムソフトウェアは、リコンフィギャブルモジュールがロードされたことを通知される必要がありません。

° [Software Only] : システムソフトウェアは、リコンフィギャブルモジュールがロードされたことを通知される必要があります。

詳細は、 32 ページの「リコンフィギャブルモジュールのソフトウェアスタートアップ」を参照してください。

• [Reset Type] :

° [Not Required] : リコンフィギャブルモジュールは、ロード後にリセットされる必要がありません。

° [Active High] : リコンフィギャブルモジュールは、ロード後にアクティブ High 信号でリセットされる必要があります。

° [Active Low] : リコンフィギャブルモジュールは、ロード後にアクティブ Low 信号でリセットされる必要があります。

• [Duration of Reset] : このオプションは、リコンフィギャブルモジュールがアクティブ High またはアクティブ Lowでリセットされる必要がある場合にのみ利用できます。リコンフィギャブルモジュールのリセット信号がアサートされるクロックサイクル数を指定するために使用されます。

• [Bitstream 0 Address] : コンフィギュレーションライブラリインターフェイスのリコンフィギャブルモジュールビットストリームのアドレスを示します。 32 ビット境界に揃う必要があります (下位 2 ビットは必ず 0)。

• [Bitstream 0 Size] : コンフィギュレーションライブラリインターフェイスのリコンフィギャブルモジュールビットストリームのサイズ (単位 : バイト ) を示します。 32 ビットの倍数となる必要があります (サイズの下位 2ビットは必ず 0)。

• [Bitstream 0 is a Clearing Bitstream] : このビットストリームがクリアリングビットストリームの場合は、このオプションをオンにします。このオプションは、ターゲットデバイスが UltraScale デバイスの場合のみ利用できます。

• [Bitstream 1 Address] : コンフィギュレーションライブラリインターフェイスのリコンフィギャブルモジュールビットストリームのアドレスを示します。 32 ビット境界に揃う必要があります (下位 2 ビットは必ず 0)。このオプションは、ターゲットデバイスが UltraScale デバイスの場合のみ利用できます。





• [Bitstream 1 Size] : コンフィギュレーションライブラリインターフェイスのリコンフィギャブルモジュールビットストリームのサイズ (単位 : バイト ) を示します。 32 ビットの倍数となる必要があります (サイズの下位 2ビットは必ず 0)。このオプションは、ターゲットデバイスが UltraScale デバイスの場合のみ利用できます。

• [Bitstream 1 is a Clearing Bitstream] : このビットストリームがクリアリングビットストリームである場合は、このオプションをオンにします。このオプションは、ターゲットデバイスが UltraScale デバイスの場合のみ利用できます。

トリガーオプション

• [Number of Hardware Triggers] : 専用のハードウェア信号からアクティブ化できる仮想ソケットマネージャーのトリガー数を指定します。詳細は、 30 ページの「ハードウェアトリガー」を参照してください。

• [Number of Triggers Allocated] : この仮想ソケットマネージャーが持つトリガー数を指定します。

• [First Trigger to display] : 仮想ソケットマネージャーには、 [Customize IP] ダイアログボックスに一度に表示できる数より多くのトリガーを含めることができます。一度に表示できるトリガー数は最大 4 つで、このドロップダウンリストで選択されたトリガーが最初に表示されます。

• [Trigger ID] : (読み出し専用) 表の各行にあるトリガーの識別子を示します。

• [Reconfigurable Module to Load] : この仮想ソケットマネージャーの Trigger ID トリガーが確認されたときにロードするリコンフィギャブルモジュールを示します。

• [Lock the Trigger] : リコンフィギャブルモジュールが追加/削除される場合に、特定のリコンフィギャブルモジュールにトリガーをロックするかまたは変更するかを指定します。

デフォルトでは、トリガー T は、識別子 T (仮想ソケットマネージャーのリコンフィギャブルモジュールに割り当てられる整数値) のリコンフィギャブルモジュールをロードします。つまり、デフォルトでは、すべてのトリガーが明確なリコンフィギャブルモジュールにマップされ、すべてのリコンフィギャブルモジュールをトリガーできます。新しいリコンフィギャブルモジュールを追加すると、トリガーがリマップされます。

特定トリガーのこの値を上書きする場合は、 [Reconfigurable Module to Load] オプションで選択した値にロックします。トリガーがロックされている場合、新しいリコンフィギャブルモジュールが追加されても変更されません。その後、トリガーのリコンフィギャブルモジュールが削除された場合、そのトリガーはロックが解除され (ロックされている場合)、デフォルト値を再び使用します。

ユーザーパラメーター

表 4-1 に、Vivado IDE のフィールドとユーザーパラメーターの対応関係を示します。ユーザーパラメーターは Tcl コンソールに表示できます。

表 4-1 : カスタムパラメーターとユーザーパラメーターの対応

GUI パラメーター /値ユーザーパラメーター /値デフォルト値

Enable the AXI Lite Interface HAS_AXI_LITE_IF 1

Reset Active Level RESET_ACTIVE_LEVEL 0

FIFO Depth CP_FIFO_DEPTH 32

FIFO Implementation CP_FIFO_TYPE lutram

Block RAM blockram

Distributed RAM lutram

Managed Device Type CP_FAMILYデフォルトでは、 [Project Settings] で指定したデバイスタイプを使用します。

CDC Stages CDC_STAGES 6

Virtual Socket to Configure 同等のユーザーパラメーターはありません。





Enter a New Name (仮想ソケットマネージャー用)

同等のユーザーパラメーターはありません。

各仮想ソケットパラメーターの名前は、ユーザーパラメーター名の一部として指定されます (下記の<vsname> 参照)。

Has Status Channel VS.<vsname>.HAS_AXIS_STATUS 0

Has Control Channel VS.<vsname>.HAS_AXIS_CONTROL 0

Start in Shutdown VS.<vsname>.START_IN_SHUTDOWN 0

Shutdown on Error VS.<vsname>.SHUTDOWN_ON_ERROR 1

Skip RM Startup After Reset VS.<vsname>.SKIP_RM_STARTUP_AFTER_RESET 0

Has PoR RMVS.<vsname>.HAS_POR_RMVS.<vsname>.POR_RM

ターゲットデバイスが 7 シリーズデバイスの場合は 0 となり、

ターゲットデバイスがUltraScale デバイスの場合は 1となります。RM_0

Number of RMs allocated VS.<vsname>.NUM_RMS_ALLOCATED 2

Reconfigurable Module to Configure 同等のユーザーパラメーターはありません。

Enter a New Name ( リコンフィギャブルモジュール用)

同等のユーザーパラメーターはありません。

各リコンフィギャブルモジュールの名前は、ユーザーパラメーター名の一部として指定されます (下記の <rmname> 参照)。

Shutdown TypeVS.<vsname>.RM.<rmname>.SHUTDOWN_REQUIRED

no

Not Required no

Hardware Only hw

HW then SW hw/sw

SW then HW sw/hw

Startup Type VS.<vsname>.RM.<rmname>.STARTUP_REQUIRED no

Not Required no

Software Only sw

Reset Type VS.<vsname>.RM.<rmname>.RESET_REQUIRED no

Not Required no

Active High high

Active Low low

Duration of Reset VS.<vsname>.RM.<rmname>.RESET_DURATION 1

Bitstream Address VS.<vsname>.RM.<rmname>.BS.<bsid>.ADDRESS(1) 0

Bitstream Size VS.<vsname>.RM.<rmname>.BS.<bsid>.SIZE(1) 0

Bitstream is Clearing VS.<vsname>.RM.<rmname>.BS.<bsid>.CLEAR(1) 0

Number of Hardware Triggers VS.<vsname>.NUM_HW_TRIGGERS 0

Number of Triggers Allocated VS.<vsname>.NUM_TRIGGERS_ALLOCATED 2

表 4-1 : カスタムパラメーターとユーザーパラメーターの対応 (続き)






Tcl ユーザーパラメーターの設定

Partial Reconfiguration Controller のプロパティは Tcl コマンドラインから直接設定できます。カスタムのset_property コマンドが必要です。 prc_v1_0::set_property へアクセスするには、 Vivado の Tcl コマンドラインで次のコマンドを実行してください。

source [get_property REPOSITORY \ [get_ipdefs *prc:1.0]]/xilinx/prc_v1_0/tcl/api.tcl -notrace

注記 : これは、すぐに使用できるように Vivado Design Suite の初期化ファイルに置いておくことができます。

例 :

create_ip -name prc -vendor xilinx.com -library ip -module_name dutprc_v1_0::set_property -dict [list \CONFIG.HAS_AXI_LITE_IF 0 \CONFIG.RESET_ACTIVE_LEVEL 1 \CONFIG.CP_FIFO_DEPTH 16 \CONFIG.CP_FIFO_TYPE lutram \CONFIG.VS0.HAS_AXIS_STATUS 0 \CONFIG.VS0.HAS_AXIS_CONTROL 0 \CONFIG.VS0.NUM_TRIGGERS_ALLOCATED 4 \CONFIG.VS0.NUM_HW_TRIGGERS 4 \CONFIG.VS0.NUM_RMS_ALLOCATED 2 \CONFIG.VS0.POR_RM 0 \CONFIG.VS0.SKIP_RM_STARTUP_AFTER_RESET 0 \CONFIG.VS0.START_IN_SHUTDOWN 0 \CONFIG.VS0.SHUTDOWN_ON_ERROR 0 \CONFIG.VS0.RM0.SHUTDOWN_REQUIRED no \CONFIG.VS0.RM0.STARTUP_REQUIRED no \CONFIG.VS0.RM0.RESET_REQUIRED high \CONFIG.VS0.RM0.RESET_DURATION 3 \CONFIG.VS0.RM0.BS.0.ADDRESS 0xAE9DF4 \CONFIG.VS0.RM0.BS.0.SIZE 375300 \CONFIG.VS0.RM1.SHUTDOWN_REQUIRED sw/hw \CONFIG.VS0.RM1.STARTUP_REQUIRED sw \CONFIG.VS0.RM1.RESET_REQUIRED high \CONFIG.VS0.RM1.RESET_DURATION 10 \CONFIG.VS0.RM1.BS0.ADDRESS 0xB45840 \

First Trigger to Display 同等のユーザーパラメーターはありません。

Trigger ID 同等のユーザーパラメーターはありません。

「Reconfigurable Module to Load」を参照してください。

Reconfigurable Module to Load VS.<vsname>.TRIGGER<trigger_id>_TO_RM

仮想ソケットマネージャーに定義されているリコンフィギャブルモジュールの trigger_id 値です。

Lock the Trigger同等のユーザーパラメーターはありません。

デフォルト値以外の値を含むトリガーのみ指定する必要があり、そのトリガーをロックします。

注記 :

1. ターゲットデバイスが 7 シリーズデバイスの場合、 <bsid> の値は 0 にのみ設定できますが、ターゲットデバイスが UltraScale デバイス

の場合、 <bsid> の値は 0 または 1 のいずれかに設定できます。

表 4-1 : カスタムパラメーターとユーザーパラメーターの対応 (続き)






CONFIG.VS0.RM1.BS0.SIZE 375300 \CONFIG.VS1.HAS_AXIS_STATUS 0 \CONFIG.VS1.HAS_AXIS_CONTROL 0 \CONFIG.VS1.NUM_TRIGGERS_ALLOCATED 4 \CONFIG.VS1.NUM_HW_TRIGGERS 4 \CONFIG.VS1.NUM_RMS_ALLOCATED 2 \CONFIG.VS1.POR_RM 1 \CONFIG.VS1.SKIP_RM_STARTUP_AFTER_RESET 0 \CONFIG.VS1.START_IN_SHUTDOWN 0 \CONFIG.VS1.SHUTDOWN_ON_ERROR 0 \CONFIG.VS1.RM0.SHUTDOWN_REQUIRED hw/sw \CONFIG.VS1.RM0.STARTUP_REQUIRED no \CONFIG.VS1.RM0.RESET_REQUIRED high \CONFIG.VS1.RM0.RESET_DURATION 16 \CONFIG.VS1.RM0.BS0.ADDRESS 0xBA128C \CONFIG.VS1.RM0.BS0.SIZE 404792 \CONFIG.VS1.RM1.SHUTDOWN_REQUIRED no \CONFIG.VS1.RM1.STARTUP_REQUIRED no \CONFIG.VS1.RM1.RESET_REQUIRED high \CONFIG.VS1.RM1.RESET_DURATION 32 \CONFIG.VS1.RM1.BS0.ADDRESS 0xC0400C \CONFIG.VS1.RM1.BS0.SIZE 404792 \

] [get_ips dut]generate_target {all} [get_ips dut]

推奨 : スクリプト内から prc_v1_0::set_property を呼び出す場合、ザイリンクスでは、 -notrace オプションを使用してスクリプトを読み込むことを推奨しています。-notrace を使用しない場合、大規模なコアコンフィギュレーションでは、完了するまで莫大な時間がかかる可能性があります。





出力の生成

Partial Reconfiguration Controller は、標準的な合成およびシミュレーションモデルを提供しています。詳細は、『VivadoDesign Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 2] を参照してください。

さらに、このコアには、コンフィギュレーション情報を含むテキストファイルが提供されており、次の場所から入手できます。

<ip source dir>/documentation/configuration_information.txt

このテキストファイルには次の情報が含まれています。

• コアを設定する際に使用するプロパティの値。

• 仮想ソケットマネージャーおよびリコンフィギャブルモジュールに割り当てられる整数の識別子。

° 仮想ソケットマネージャーの識別子は、仮想ソケットマネージャー内のレジスタにアクセスする際に必要です。

° リコンフィギャブルモジュールの識別子は、 Reconfigurable Module Information レジスタバンク内の正しいレジスタへアクセスする際に必要です。これらは、動作中にトリガーを再プログラムする際にも必要です。

• 次のアドレスフィールドの MSB および LSB。

° Virtual Socket Manager Select

° Bank Select

° Register Select

• 生成されたコアの各レジスタのアドレス。

コアへの制約ここでは、 Vivado Design Suite でコアに制約を指定する方法について説明します。

必須の制約

このセクションは、この IP コアには適用されません。

デバイス、パッケージ、スピードグレードの選択

Partial Reconfiguration Controller は、 7 シリーズおよび UltraScale デバイスの両方で動作可能です。

クロック周波数

ICAP のクロックは、 ICAP ポートの最大周波数またはそれ以下に制限されます。使用されるデバイスファミリの最大周波数は、各デバイスの DC 特性および AC スイッチ特性データシート (付録 C の「その他のリソースおよび法的通知」 ) を参照してください。

クロック管理






クロック配置


バンク設定


トランシーバーの配置


I/O 規格と配置


シミュレーションVivado シミュレーションコンポーネントについて、またサポートされているサードパーティツールについては、『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 6] を参照してください。

重要 : 7 シリーズまたは Zynq®-7000 デバイスをターゲットにしたコアでは、 UNIFAST ライブラリはサポートされません。ザイリンクスの IP は UNISIM ライブラリでのみテストと認定が行われています。

合成およびインプリメンテーション合成およびインプリメンテーションの詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 2] を参照してください。

インプリメンテーション後のコアカスタマイズ次に示す仮想ソケットマネージャーのレジスタバンクのレジスタ値は、デバイスを設定する際に使用したスタティックネットリスト内で直接設定できます。

• 「バンク 1 : Trigger to Reconfigurable Module レジスタ」

• 「バンク 2 : Reconfigurable Module Information レジスタ」

• 「バンク 3 : Bitstream Information レジスタ」

インプリメンテーション後のコアカスタマイズは、Partial Reconfiguration Controller を最初に設定するときにパーシャルビットストリームサイズが不明の場合、または Partial Reconfiguration Controller を最初に設定するときに最終的なリコンフィギャブルモジュールセットが不明の場合に役に立ちます。





重要 : ネットリストの変更は、オリジナルのコアコンフィギュレーションには反映されません。オリジナルのコアコンフィギュレーションを変更すると、デザイン全体の新しいインプリメンテーションの実行がトリガーされます。

インプリメンテーション後にコアをカスタマイズする場合は、次のコマンドを入力してください。

1. Partial Reconfiguration Controller Tcl API をロードします。

source [get_property REPOSITORY [get_ipdefs *prc:1.0]]/xilinx/prc_v1_0/tcl/api.tcl –notrace

2. Partial Reconfiguration Controller IP のコンフィギュレーションをロードします。

° Partial Reconfiguration Controller IP の定義およびネットリストが既に開かれている場合は、次のコマンドを入力します。

set config [get_property CONFIG.ALL_PARAMS [get_ips <IP NAME>]]

° そうでない場合は、上記の代わりに次のコマンドを入力します。

open_project <path to xpr file>set config [get_property CONFIG.ALL_PARAMS [get_ips <IP NAME>]]close_project

3. 変更するネットリストの Partial Reconfiguration Controller インスタンス用に識別子を作成します。

set dscr [prc_v1_0::netlist::get_descriptor $config <ip path>]

注記 : <ip path> とは、ネットリスト内の Partial Reconfiguration Controller インスタンスへのパスです。たとえば、 i_prc/U0 です。

詳細は、「必須コマンド」を参照してください。

4. 「ハイレベルコマンド」または「ローレベルコマンド」を使用して、必要に応じて識別子を変更します。次に例を示します。

prc_v1_0::netlist::set_trigger dscr vs_shift 0 rm_shift_leftprc_v1_0::netlist::set_rm_bs_address dscr vs_shift rm_shift_left 0xAE9DF4prc_v1_0::netlist::set_rm_bs_size dscr vs_shift rm_shift_left 375300

5. ネットリスト内にある Partial Reconfiguration Controller インスタンスの識別子に変更を適用します。

prc_v1_0::netlist::apply_descriptor dscr

6. チェックポイントにネットリストを保存します。

write_checkpoint Implement/Config_shift_right_count_up/top_route_design.dcp -force

ヒント : 「使用例」に例を示します。

注記 : ここで説明するコマンドは、次の表現を使用しています。

<descriptor> get_descriptor で返されるデータ構造。

<vsm_name> 変更しようとする仮想ソケットマネージャーの名前。

<rm_name> 変更しようとするリコンフィギャブルモジュールの名前、またはトリガー変更時に選択するリコンフィギャブルモジュールの名前。

<table_type> 変更しようとするレジスタバンクを含む表。有効な値は、次のとおりです。

trigger_table Trigger to Reconfigurable Module レジスタ。詳細は、表 2-7 を参照。

rm_bs_index_table Reconfigurable Module Information レジスタ内の BS IndexRegister。詳細は、表 2-9 を参照。

rm_ctrl_table Reconfigurable Module Information レジスタ内の ControlRegister。詳細は、表 2-10 を参照。





必須コマンド

これらのコマンドは、インプリメンテーション後にコアをカスタマイズする場合に必ず実行する必要があります。

ローレベルコマンド

これらのコマンドを実行して、レジスタバンクを直接インプリメントする表へアクセスして変更を加えます。

bs_id_table Bitstream Information レジスタ内の ID Register。詳細は、表 2-12 を参照。

bs_address_table Bitstream Information レジスタ内の Address Register。詳細は、表 2-13 を参照。

bs_size_table Bitstream Information レジスタ内の Size Register。詳細は、表 2-14 を参照。

表 4-2 : 必須コマンド

コマンド説明

get_descriptor <configuration> <path to instance in netlist>

その他すべてのコマンドで必要となるデータ構造を返します。

<configuration> は、 IP CONFIG.ALL_PARAMS パラメーターの値です。この値は、 get_propertyCONFIG.ALL_PARAMS [get_ips <ip name>] を使用してアクセスできます。

apply_descriptor <descriptor> ネットリストに識別子情報を再び適用します。

表 4-3 : ローレベルコマンド

コマンド説明

get_table_entry <descriptor> <vsm_name> <table_type> <row> 仮想ソケットマネージャー <vsm_name> の指定した表の行の値を取得します。

set_table_entry <descriptor> <vsm_name> <table_type> <row> <value>仮想ソケットマネージャー <vsm_name> の指定した表の行の値を <value> に設定します。この値は、エラーチェックが実行されません。

print_table_entry <descriptor> <vsm_name> <table_type> <row> 仮想ソケットマネージャー <vsm_name> の指定した表の行の値を表示します。

print_table <descriptor> <vsm_name> <table_type> <row>

仮想ソケットマネージャー <vsm_name> の指定した表をすべて表示します。このコマンドは、アドレスの一部のみが使用されている場合でも、すべてのメモリを表示することに留意してください。たとえば、デザインに 2 つのトリガーが割り当てられている場合、トリガーテーブルは深さが 32 の分散 RAM にインプリメントされます。したがって、 32 行すべてが表示されます。





ハイレベルコマンド

これらのコマンドは、エラーチェック機能を備えた抽象化層を使用して、値を取得および設定します。

表 4-4 : ハイレベルコマンド

コマンド説明

get_trigger <descriptor> <vsm_name> <trigger_id> 仮想ソケットマネージャー <vsm_name> のトリガー<trigger_id> で選択されたリコンフィギャブルモジュールを取得します。

set_trigger <descriptor> <vsm_name> <trigger_id> <rm_name> 仮想ソケットマネージャー <vsm_name> のリコンフィギャブルモジュール <rm_name> にトリガー <trigger_id> をマップします。

get_rm_shutdown_required <descriptor> <vsm_name> <rm_name> 仮想ソケットマネージャー <vsm_name> のリコンフィギャブルモジュール <rm_name> をシャットダウンするのに必要な値を取得します。

set_rm_shutdown_required <descriptor> <vsm_name> <rm_name><val>

仮想ソケットマネージャー <vsm_name> のリコンフィギャブルモジュール <rm_name> をシャットダウンするのに必要な値を設定します。

get_rm_startup_required <descriptor> <vsm_name> <rm_name>仮想ソケットマネージャー <vsm_name> のリコンフィギャブルモジュール <rm_name> をスタートアップするのに必要な値を取得します。

set_rm_startup_required <descriptor> <vsm_name> <rm_name><val>

仮想ソケットマネージャー <vsm_name> のリコンフィギャブルモジュール <rm_name> をスタートアップするのに必要な値を設定します。

get_rm_reset_required <descriptor> <vsm_name> <rm_name>仮想ソケットマネージャー <vsm_name> のリコンフィギャブルモジュール <rm_name> をリセットするのに必要な値を取得します。

set_rm_reset_required <descriptor> <vsm_name> <rm_name> <val>仮想ソケットマネージャー <vsm_name> のリコンフィギャブルモジュール <rm_name> をリセットするのに必要な値を設定します。

get_rm_reset_duration <descriptor> <vsm_name> <rm_name>仮想ソケットマネージャー <vsm_name> のリコンフィギャブルモジュール <rm_name> のリセット期間の値を取得します。

set_rm_reset_duration <descriptor> <vsm_name> <rm_name> <val>仮想ソケットマネージャー <vsm_name> のリコンフィギャブルモジュール <rm_name> のリセット期間の値を設定します。

get_rm_bs_address <descriptor> <vsm_name> <rm_name>仮想ソケットマネージャー <vsm_name> のリコンフィギャブルモジュール <rm_name> 用のパーシャルビットストリームのメモリアドレスを取得します。

set_rm_bs_address <descriptor> <vsm_name> <rm_name> <address>仮想ソケットマネージャー <vsm_name> のリコンフィギャブルモジュール <rm_name> 用のパーシャルビットストリームのメモリアドレスを設定します。

get_rm_bs_size <descriptor> <vsm_name> <rm_name>仮想ソケットマネージャー <vsm_name> のリコンフィギャブルモジュール <rm_name> 用のパーシャルビットストリームのメモリサイズを取得します。

set_rm_bs_size <descriptor> <vsm_name> <rm_name> <size>仮想ソケットマネージャー <vsm_name> のリコンフィギャブルモジュール <rm_name> 用のパーシャルビットストリームのメモリサイズを設定します。





get_rm_clearing_bs_address <descriptor> <vsm_name> <rm_name>仮想ソケットマネージャー <vsm_name> のリコンフィギャブルモジュール <rm_name> 用のクリアリングビットストリームのメモリアドレスを取得します。

set_rm_clearing_bs_address <descriptor> <vsm_name> <rm_name><address>

仮想ソケットマネージャー <vsm_name> のリコンフィギャブルモジュール <rm_name> 用のクリアリングビットストリームのメモリアドレスを設定します。

get_rm_clearing_bs_size <descriptor> <vsm_name> <rm_name>仮想ソケットマネージャー <vsm_name> のリコンフィギャブルモジュール <rm_name> 用のクリアリングビットストリームのメモリサイズを取得します。

set_rm_clearing_bs_size <descriptor> <vsm_name> <rm_name><size>

仮想ソケットマネージャー <vsm_name> のリコンフィギャブルモジュール <rm_name> 用のクリアリングビットストリームのメモリサイズを設定します。

get_rm_bs_id <descriptor> <vsm_name> <rm_name>仮想ソケットマネージャー <vsm_name> のリコンフィギャブルモジュール <rm_name> 用のパーシャルビットストリームの識別子を取得します。

set_rm_bs_id <descriptor> <vsm_name> <rm_name> <id>仮想ソケットマネージャー <vsm_name> のリコンフィギャブルモジュール <rm_name> 用のパーシャルビットストリームの識別子を設定します。

get_rm_clearing_bs_id <descriptor> <vsm_name> <rm_name>仮想ソケットマネージャー <vsm_name> のリコンフィギャブルモジュール <rm_name> 用のクリアリングビットストリームの識別子を取得します。

set_rm_clearing_bs_id <descriptor> <vsm_name> <rm_name> <id>仮想ソケットマネージャー <vsm_name> のリコンフィギャブルモジュール <rm_name> 用のクリアリングビットストリームの識別子を設定します。

get_rm_bs_index <descriptor> <vsm_name> <rm_name>仮想ソケットマネージャー <vsm_name> のリコンフィギャブルモジュール <rm_name> の RM_BS_INDEX レジスタから BS_INDEX フィールドを取得します。

set_rm_bs_index <descriptor> <vsm_name> <rm_name> <val>

[アドバンスド ] BS_INDEX は、コアのコンフィギュレーション中および create_rm が使用されている場合には自動で設定されるため、通常このコマンドは必要ありません。

RM_BS_INDEX レジスタの BS_INDEX フィールドを設定して、仮想ソケットマネージャー <vsm_name> のリコンフィギャブルモジュール <rm_name> のパーシャルビットストリームを含む Bitstream Information 表の行を指定します。

get_rm_clearing_bs_index <descriptor> <vsm_name> <rm_name>仮想ソケットマネージャー <vsm_name> のリコンフィギャブルモジュール <rm_name> の RM_BS_INDEX レジスタから CLEAR_BS_INDEX フィールドを取得します。

表 4-4 : ハイレベルコマンド (続き)

コマンド説明





set_rm_clearing_bs_index <descriptor> <vsm_name> <rm_name><val>

[アドバンスド ] BS_INDEX は、コアコンフィギュレーション中および create_rm が使用されている場合には自動で設定されるため、通常このコマンドは必要ありません。

RM_BS_INDEX レジスタの CLEAR_BS_INDEX フィールドを設定して、仮想ソケットマネージャー <vsm_name> のリコンフィギャブルモジュール <rm_name> のクリアリングビットストリームを含む Bitstream Information 表の行を指定します。

create_rm <descriptor> <vsm_name> <rm_name> [partial_index][clearing_index]

仮想ソケットマネージャー <vsm_name> に新しいリコンフィギャブルモジュールを追加します。これにより、<rm_name> という名前の新しいリコンフィギャブルモジュールには、次に有効なリコンフィギャブルモジュール識別子 (Reconfigurable Module Information 表内の次に有効な行) が割り当てられます。

この新しいリコンフィギャブルモジュールの識別子が返されます。

パーシャルビットストリームおよびクリアリングビットストリーム (必要な場合) のインデックス値は、オプションで指定可能です。これらを指定しない場合は、 BitstreamInformation 表内の次に有効な行が使用されます。

表 4-4 : ハイレベルコマンド (続き)

コマンド説明





使用例

ここで示す例は、カスタマイズを行う際のガイドとして使用できます。

# Store a copy of the Partial Reconfiguration Controller's original configuration.# If the netlist to be modified is in an open project along with the # Partial Reconfiguration Controller IP, the open/close project commands will # not be needed#open_project ./Sources/generated/prc.xprset config [get_property CONFIG.ALL_PARAMS [get_ips <IP NAME>]]close_project

source [get_property REPOSITORY [get_ipdefs *prc:1.0]]/xilinx/prc_v1_0/tcl/api.tcl –notrace

# Change this to point at the core instance in the netlistset dscr [prc_v1_0::netlist::get_descriptor $config "i_prc/U0" ]

prc_v1_0::netlist::set_trigger dscr vs_shift 0 rm_shift_leftprc_v1_0::netlist::set_trigger dscr vs_shift 1 rm_shift_rightprc_v1_0::netlist::set_rm_shutdown_required dscr vs_shift rm_shift_left hwprc_v1_0::netlist::set_rm_startup_required dscr vs_shift rm_shift_left swprc_v1_0::netlist::set_rm_reset_required dscr vs_shift rm_shift_left lowprc_v1_0::netlist::set_rm_reset_duration dscr vs_shift rm_shift_left 24prc_v1_0::netlist::set_rm_bs_address dscr vs_shift rm_shift_left 0xAE9DF4prc_v1_0::netlist::set_rm_bs_size dscr vs_shift rm_shift_left 375300prc_v1_0::netlist::set_rm_bs_address dscr vs_shift rm_shift_right 0xB45840prc_v1_0::netlist::set_rm_bs_size dscr vs_shift rm_shift_right 375300prc_v1_0::netlist::set_rm_bs_address dscr vs_count rm_count_up 0xBA128Cprc_v1_0::netlist::set_rm_bs_size dscr vs_count rm_count_up 404792prc_v1_0::netlist::set_rm_bs_address dscr vs_count rm_count_down 0xC0400Cprc_v1_0::netlist::set_rm_bs_size dscr vs_count rm_count_down 404792prc_v1_0::netlist::apply_descriptor dscr

write_checkpoint Implement/Config_shift_right_count_up/top_route_design.dcp -force

重要事項

• ネットリストに直接変更を加えても、オリジナルのコアコンフィギュレーションには反映されません。この場合、デザイン全体のインプリメンテーションが新たに実行されます。

• コマンドは、Partial Reconfiguration Controller IP のコンフィギュレーションをベースとして、仮想ソケットマネージャー内のリコンフィギャブルモジュールに関する情報を取得します。新しいリコンフィギュレーションモジュール A がネットリストに追加されると新しい識別子が作成されます。その後、新しいリコンフィギュレーションモジュール B が追加された場合、このリコンフィギャブルモジュール A は IP のオリジナルコンフィギュレーションには含まれていないため、リコンフィギャブルモジュール B がリコンフィギャブルモジュールA を上書きします。





パーシャルビットストリームの準備Partial Reconfiguration Controller コアで使用するためのパーシャルビットストリームを作成するには、次の手順を実行する必要があります。

1. write_bitstream を使用して、 .bit という拡張子のパーシャルビットストリームを生成します。

2. 32 ビットの ICAP にパーシャルビットストリームの形式を合わせますが、 ICAP ビットスワップは行いません。ビットスワップはコアで自動的に実行されます。

write_cfgmem -format BIN -interface SMAPx32 -disablebitswap -loadbit "up 0 <bit file>" <output file>

write_cfgmem コマンドで BIN ファイルを使用して、次のようにメモリイメージを生成します。

write_cfgmem <design specific options> -loaddata "up <address> <bin file>" <output>

KC705 ボード用の BPI フラッシュイメージを作成するコマンド例を次に示します。

write_cfgmem -force -checksum FF -size 32\-format MCS\-interface BPIx16\-loadbit "up 0 static.bit”\-loaddata "up 00574EFA shift_left_partial.bin\ up 005A2C20 shift_right_partial.bin\ up 005D0946 count_up_partial.bin\ up 00602006 count_down_partial.bin" \

pr_prom

使用するアドレスは、コアにプログラムされたビットストリームアドレスと一致する必要があります。また、 BINファイルサイズもコアにプログラムされたビットストリームサイズと一致する必要があります。サイズ情報は、ファイルシステムから取得、または Vivado Tcl コマンドラインで次のコマンドを使用して取得できます。

file size <partial>.bin

この情報は、コアのコンフィギュレーション時に必要になりますが、スタティックおよびパーシャルビットストリームが生成されるまで取得できないことに留意してください。この情報を使用してコアをプログラムする方法はいくつかあります。

• 「インプリメンテーション後のコアカスタマイズ」で説明したとおり、コマンドを使用して直接ネットリストに値をプログラムします。

• AXI4-Lite インターフェイスを使用して、動作中にコアをプログラムします。

• Partial Reconfiguration Controller の情報を 0 にした状態でデザイン全体をインプリメントし、必要な値を取得します。その後、正しい情報を使用して Partial Reconfiguration Controller を設定し、完全なインプリメンテーションを再度実行します。この方法は、パーシャルビットストリームファイルが実行ごとにサイズを変更する場合には適していません。サイズ変更は、ビットストリームの圧縮が有効に設定されている場合、またはユーザーが次のいずれかを変更した場合に生じます。

° リコンフィギャブルパーティションの Pblock の構成

° フレームごとの CRC などのビットストリーム生成オプション




付録 A

移行およびアップグレードこの付録には、 ISE® Design Suite から Vivado® Design Suite へデザインを移行する際の情報、および最新版 IP コアへのアップグレードに関する情報が記載されています。 Vivado Design Suite でアップグレードする場合のポート変更およびユーザーロジックへの影響といった重要な情報もここに記載されています。

Vivado Design Suite への移行Vivado Design Suite への移行方法については、『ISE から Vivado Design Suite への移行ガイド』 (UG911) [参照 7] を参照してください。

Vivado Design Suite でのアップグレードこのセクションは、この IP コアには適用されません。




付録 B

デバッグこの付録では、ザイリンクス® サポートウェブサイトより入手可能なリソースおよびデバッグツールについて説明します。

ザイリンクスウェブサイトPartial Reconfiguration Controller を使用した設計およびデバッグでヘルプが必要な場合は、ザイリンクスサポートウェブページから製品の資料、リリースノート、アンサーなどを参照するか、テクニカルサポートでケースを開いてください。

資料

この製品ガイドは Partial Reconfiguration Controller に関する主要資料です。このガイド並びに全製品の設計プロセスをサポートする資料はすべて、ザイリンクスサポートウェブページ (http://japan.xilinx.com/support) またはザイリンクスの Documentation Navigator から入手できます。

Documentation Navigator は、ダウンロードページからダウンロードできます。このツールの詳細は、インストール後にオンラインヘルプを参照してください。

アンサーアンサーには、よく発生する問題についてその解決方法、およびザイリンクス製品に関する既知の問題などの情報が記載されています。アンサーは、ユーザーが該当製品の最新情報にアクセスできるよう作成および管理されています。

このコアに関するアンサーの検索には、ザイリンクスサポートウェブページにある検索ボックスを使用します。より的確な検索結果を得るには、次のようなキーワードを使用してください。

• 製品名

• ツールで表示されるメッセージ

• 問題の概要

検索結果は、フィルター機能を使用してさらに絞り込むことができます。

Partial Reconfiguration Controller に関するマスターアンサー

AR : 62044

テクニカルサポート

ザイリンクスは、製品資料の説明に従って使用されている LogiCORE™ IP 製品に対するテクニカルサポートをザイリンクスサポートウェブページで提供しています。ただし、次のいずれかに該当する場合、ザイリンクスはタイミング、機能、サポートを保証できません。




http://japan.xilinx.com/support/download.html


http://japan.xilinx.com/support/answers/62044.htm



付録 B : デバッグ

• 資料で定義されていないデバイスにソリューションをインプリメントした場合。

• 資料で許容されている範囲を超えてカスタマイズした場合。

• 「DO NOT MODIFY」とされているデザインセクションに変更を加えた場合。

ザイリンクステクニカルサポートへのお問い合わせに関しては、ザイリンクスサポートウェブページを参照してください。

デバッグツール

Vivado Design Suite のデバッグ機能

Vivado® Design Suite のデバッグ機能は、 Logic Analyzer および Virtual I/O コアをユーザーのデザインに直接挿入します。デバッグ機能を使用すると、トリガー条件を設定して、ハードウェアでアプリケーションおよび統合ブロックのポート信号をハードウェアに取り込むことができます。取り込まれた信号は、その後解析できます。 Vivado IDE のこの機能は、ザイリンクスデバイスで実行されるデザインの論理デバッグおよびバリデーションに使用されます。

Vivado ロジック解析は次の IP ロジックデバッグコアと共に使用されます。

• ILA 2.0 (およびそれ以降のバージョン)

• VIO 2.0 (およびそれ以降のバージョン)

詳細は、『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) [参照 8] を参照してください。

ハードウェアデバッグPartial Reconfiguration Controller が新しいリコンフィギャブルモジュールをロードしない場合のデバッグに役立つヒントを次に示します。

• コアがリセットステートでないことを視覚的に確認します。リセットレベルはプログラム可能であり、ユーザーデザインのリセットのアクティブレベルと同じである必要があります。

• 問題がある仮想ソケットマネージャーの AXI4-Stream ステータスチャネルを有効にします。これにより、仮想ソケットマネージャーの動作をリアルタイムで監視できます。ここで、コンフィギュレーションライブラリインターフェイスおよび ICAP インターフェイスに ILA を追加すると非常に有効です。

• 問題がある仮想ソケットマネージャーがシャットダウンステートでないことを確認します。これは、ステータス情報のビットで確認できます。仮想ソケットマネージャーがシャットダウンステートの場合は、適切な Restartコマンドを使用して、シャットダウンから回復させてください。

• レジスタが適切にプログラムされていることを確認します。入力されるトリガーが Trigger to ReconfigurableModule レジスタバンクの行を選択し、これにより使用する Reconfigurable Module Information レジスタバンク内の行番号が提供されます。この行の RM_BS_INDEX レジスタが、使用する Bitstream Information レジスタバンクの行番号を示します。そして、この行のレジスタが、ロードされるビットストリームのメモリサイズおよびアドレス情報を提供します。これらの情報は、コアの生成時に適切に設定されますが、 AXI Lite インターフェイスを介してプログラムされた場合は適切でない可能性があります。

° ここで、コンフィギュレーションライブラリインターフェイスの ILA が役立ちます。 m_axi_mem_araddrは、仮想ソケットマネージャーがビットストリームをフェッチしようとしているアドレスを示します。

• コアにプログラムされたメモリアドレスにビットストリームがロードされていることを確認してください。





付録 B : デバッグ

° ここで、コンフィギュレーションライブラリインターフェイスの ILA が役立ちます。 m_axi_mem_rdataには、メモリから読み出されたビットストリームが含まれています。ここには、すぐに同期ワード0xAA995566 (31:0) が含められる必要があります。

° Linux コマンド xxd -c 4 を使用して、 BIN ファイルを HEX ファイルに変換します。 m_axi_mem_rdataに現れるデータは、この HEX データと一致する必要があります。

• コアにプログラムされたビットストリームサイズの単位は、ワードではなくバイトであることを確認します。

• ビットストリームがコア用に適切にフォーマットされていることを確認します。

° ビットストリームは、「パーシャルビットストリームの準備」で説明したとおりに生成される必要があります。

° ここで、コンフィギュレーションライブラリインターフェイスの ILA が役立ちます。 m_axi_mem_rdataには、メモリから読み出されたビットストリームが含まれています。ここには、すぐに同期ワード0xAA995566 (31:0) が含められる必要があります。

• ILA を使用して、 ICAP インターフェイスを確認します。

° アービタ回路が実装されている場合は、この回路に ICAP ポートへのアクセス権が許可されていることを確認します。

° アービタ回路が実装されていない場合は、CAP_GNT ポートが 1 に接続されており、CAP_REL ポートが 0 に接続されていることを確認します。

• ステータスチャネルでエラーの有無を確認します。

• 仮想ソケットマネージャーが、次のいずれかの ACK 信号を待機していないことを確認します。

° リコンフィギャブルモジュールやソフトウェアからのシャットダウン ACK 信号。

° ソフトウェアからのスタートアップ ACK 信号。




付録 C

その他のリソースおよび法的通知

ザイリンクスリソースアンサー、資料、ダウンロード、フォーラムなどのサポートリソースは、ザイリンクスサポートサイトを参照してください。

参考資料次の資料は、この製品ガイドの補足資料として役立ちます。

1. 『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994 : 英語版、日本語版)

2. 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896 : 英語版、日本語版)

3. 『Vivado Design Suite ユーザーガイド : パーシャルリコンフィギュレーション』 (UG909 : 英語版、日本語版)

4. 『Vivado Design Suite チュートリアル : パーシャルリコンフィギュレーション』 (UG947)

5. 『Vivado Design Suite ユーザーガイド : 入門』 (UG910 : 英語版、日本語版)

6. 『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900 : 英語版、日本語版)

7. 『ISE から Vivado Design Suite への移行ガイド』 (UG911 : 英語版、日本語版)

8. 『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908 : 英語版、日本語版)

9. ザイリンクスのウェブサイト : Vivado Design Suite のパーシャルリコンフィギュレーション

10. 『Artix-7 FPGA データシート : DC 特性および AC スイッチ特性』 (DS181 : 英語版、日本語版)

11. 『Kintex-7 FPGA データシート : DC 特性および AC スイッチ特性』 (DS182 : 英語版、日本語版)

12. 『Virtex-7 T/XT FPGA データシート : DC 特性および AC スイッチ特性』 (DS183 : 英語版、日本語版)

13. 『Zynq-7000 All Programmable SoC (Z-7010、 Z-7015、 Z-7020) : DC 特性および AC スイッチ特性』 (DS187 : 英語版、日本語版)

14. 『Zynq-7000 All Programmable SoC (Z-7030、 Z-7035、 Z-7045、 Z-7100) : DC 特性および AC スイッチ特性』 (DS191 : 英語版、日本語版)

http://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug994-vivado-ip-subsystems.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug994-vivado-ip-subsystems.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug994-vivado-ip-subsystems.pdf

http://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug896-vivado-ip.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug896-vivado-ip.pdf

http://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug909-vivado-partial-reconfiguration.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug909-vivado-partial-reconfiguration.pdf

http://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug910-vivado-getting-started.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug910-vivado-getting-started.pdf

http://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug900-vivado-logic-simulation.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug900-vivado-logic-simulation.pdf

http://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug911-vivado-migration.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug911-vivado-migration.pdf


http://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug908-vivado-programming-debugging.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug908-vivado-programming-debugging.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds181_Artix_7_Data_Sheet.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds181_Artix_7_Data_Sheet.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds182_Kintex_7_Data_Sheet.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds182_Kintex_7_Data_Sheet.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds183_Virtex_7_Data_Sheet.pdf


http://infocenter.arm.com/help/index.jsp?topic=/com.arm.doc.ihi0051a/index.html

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds183_Virtex_7_Data_Sheet.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds187-XC7Z010-XC7Z020-Data-Sheet.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds187-XC7Z010-XC7Z020-Data-Sheet.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug947-vivado-partial-reconfiguration-tutorial.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds191-XC7Z030-XC7Z045-data-sheet.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds191-XC7Z030-XC7Z045-data-sheet.pdf

http://japan.xilinx.com/products/design-tools/vivado/implementation/partial-reconfiguration/index.htm



付録 C : その他のリソースおよび法的通知

改訂履歴次の表に、この文書の改訂履歴を示します。

法的通知本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には「貴殿」、法人その他の団体の場合には「貴社」。以下同じ )に開示される情報 (以下「本情報」といいます) は、ザイリンクスの製品を選択および使用することのためにのみ提供されます。適

用される法律が許容する最大限の範囲で、 (1) 本情報は「現状有姿」、およびすべて受領者の責任で (with all faults) という状態で提供

され、ザイリンクスは、本通知をもって、明示、黙示、法定を問わず (商品性、非侵害、特定目的適合性の保証を含みますがこれら

に限られません)、すべての保証および条件を負わない (否認する ) ものとします。また、 (2) ザイリンクスは、本情報 (貴殿または貴

社による本情報の使用を含む) に関係し、起因し、関連する、いかなる種類・性質の損失または損害についても、責任を負わない (契約上、不法行為上 (過失の場合を含む)、その他のいかなる責任の法理によるかを問わない) ものとし、当該損失または損害には、

直接、間接、特別、付随的、結果的な損失または損害 (第三者が起こした行為の結果被った、データ、利益、業務上の信用の損失、

その他あらゆる種類の損失や損害を含みます) が含まれるものとし、それは、たとえ当該損害や損失が合理的に予見可能であった

り、ザイリンクスがそれらの可能性について助言を受けていた場合であったとしても同様です。ザイリンクスは、本情報に含まれる

いかなる誤りも訂正する義務を負わず、本情報または製品仕様のアップデートを貴殿または貴社に知らせる義務も負いません。事前

の書面による同意のない限り、貴殿または貴社は本情報を再生産、変更、頒布、または公に展示してはなりません。一定の製品は、

ザイリンクスの限定的保証の諸条件に従うこととなるので、 http://japan.xilinx.com/legal.htm#tos で見られるザイリンクスの販売条件

を参照してください。 IP コアは、ザイリンクスが貴殿または貴社に付与したライセンスに含まれる保証と補助的条件に従うことに

なります。ザイリンクスの製品は、フェイルセーフとして、または、フェイルセーフの動作を要求するアプリケーションに使用する

ために、設計されたり意図されたりしていません。そのような重大なアプリケーションにザイリンクスの製品を使用する場合のリス

クと責任は、貴殿または貴社が単独で負うものです。 http://japan.xilinx.com/legal.htm#tos で見られるザイリンクスの販売条件を参照

してください。

© Copyright 2015 Xilinx, Inc. Xilinx、 Xilinx のロゴ、 Artix、 ISE、 Kintex、 Spartan、 Virtex、 Vivado、 Zynq、およびこの文書に含まれる

その他の指定されたブランドは、米国およびその他各国のザイリンクス社の商標です。すべてのその他の商標は、それぞれの保有者

に帰属します。

この資料に関するフィードバックおよびリンクなどの問題につきましては、 [email protected] まで、または各ページの

右下にある [フィードバック送信] ボタンをクリックすると表示されるフォームからお知らせください。フィードバックは日本語で

入力可能です。いただきましたご意見を参考に早急に対応させていただきます。なお、このメールアドレスへのお問い合わせは受

け付けておりません。あらかじめご了承ください。

日付バージョン内容

2015 年 11 月 18 日 1.0 UltraScale+ ファミリのサポート追加。

2015 年 4 月 1 日 1.0 初版

http://japan.xilinx.com/legal.htm#tos

http://japan.xilinx.com/legal.htm#tos

mailto:[email protected]

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug911-vivado-migration.pdf



Date post:	05-Jul-2019
Category:	Documents
Upload:	buiduong
View:	243 times
Download:	0 times

Partial Reconfiguration Controller v1 - ザイリンク … Reconfiguration Controller v1.0...

Documents