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R Spartan-3E FT256 BGA パッケージ用の 4 6 PCB...表 1 : PCB 製造コスト 製造地域...

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XAPP489 (v1.0) 2006 10 31 japan.xilinx.com 1 © 2006 Xilinx, Inc. All Rights Reserved. XILINXXilinx ロゴ、 およびその他本文に含まれる商標名は Xilinx の商標です。 本文書に記載されている 「Xilinx」、ザイリンクスのロゴ、お よびザイ リ ン ク スが所有する製品名等は、 米国 Xilinx Inc. の米国における登録商標です。 その他に記載されている会社名および製品名等は、 各社の商標または登録商標です。 保証否認の通知 : Xilinx ではデザイン、 コード、 その他の情報を 「現状有姿の状態」 で提供しています。 この特徴、 アプリケーシ ョ ンまたは規格の一実施例と してデザイン、 コード、 そ の他の情報を提供しておりますが、 Xilinx はこの実施例が権利侵害のクレームを全 く 受けないという こ と を表明するものではありません。 お客様がご自分で実装される場合には、 必要な 権利の許諾を受ける責任があ り ます。 Xilinx は、 実装の妥当性に関するいかなる保証を行な う ものではありません。 この保証否認の対象となる保証には、 権利侵害のクレームを受けない こ との保証または表明、 および市場性に対する適合性についての黙示的な保証も含まれます。 概要 このアプリケーション ノ ー ト では、 FT256 1mm BGA パッケージで使用する Spartan™-3E FPGA 用の 低コスト 4 層および 6 層量産プ リ ン ト 回路基板 (PCB) のレイアウ トについて説明します。層数の少ない PCB レイアウ トにおける高速信号およびシグナル インテグリティ (SI) に関する考慮事項も示します。 このアプリケーション ノ ー ト は、 SI に関する設計の問題を理解している設計エンジニア、 マネージャ、 および PCB レイアウ ト担当者を対象としています。 Spartan-3E デバイスを FT256 パッケージで使用す る場合に焦点を置いていますが、 こ こに示す情報は FG256 パッケージにも該当し、 一般的なガイ ド ラ インはその他のデバイスおよびパッケージのボード レイアウ ト を最適化する際にも使用できます。 はじめに PCB の コ ス ト は、 基本的に製造能力 と 製造量に基づき ます。 低コスト PCB の設計ルールは、 PCB 製造 施設で何が最小コ ス ト で製造可能かによ って決定されます。 こ の事実は、 低コ ス ト で量産に適し た回路 を作成するためにインプリ メントする PCB 層数にも影響します。 市場の需要に よ り プ ロ グ ラ マブル ジック上のパッケージ ピン数は増加しており、 小型化も要求されるため、 PCB レイアウトのコストを 最小限に抑えるのが大きな課題となっています。 これらの要求にもかかわらず、 FT256 1mm ボール リッド アレイ (BGA) パッケージで Spartan-3E FPGA を使用するボードは、4 層構造のものを最小限の コ ス ト で設計す る こ と が可能です。 1 ミ ルの ト レース幅 と 間隔など、 設計ルールが特殊なボー ド は、 製造の選択肢が限られ、 コ ス ト が非常 に高 く な り ま す。 1 ミ ルは 1 インチの 1000 分の 1 で、 0.0254mm に相当し ます。 北米にはこのルール を満たすボードを製造できるベンダーがあるかも知れませんが、PCB 製造をアジアにある量産施設に移 しても、 大きなコス ト削減は期待できません。 量産では、 コ ス ト を削減し てボー ド を製造する こ と が目 的と な り ますが、 許容でき る コ ス ト を達成するのにかかる期間が製品寿命を超えてし ま う 可能性があ り ます。 このアプリケーション ノ ー ト では、 製造の選択肢を増やし、 コ ス ト を低減する ソ リ ューシ ョ ンを 示します。 コ ス ト を最小限に 抑えるための PCB 設計ルール 1 に、 PCB を量産した場合のコ ス ト を層数および地域別に示し ます。 層数が増加す る と 、 製造 コ ス ト も 高 く な り ま す。 製造コ ス ト は、 製造量および市況によ って異な り ます。 アプリケーション ノート : Spartan-3E ファミリ XAPP489 (v1.0) 2006 10 31 Spartan-3E FT256 BGA パッケージ用の 4 層および 6 層の高速 PCB 設計 本資料は英語版 (v1.0) を翻訳したものです。 英語の更新バージ ョ ンがリ リースされている場合には、 最新の英語版を必ずご参照 く ださい。 R 1 : PCB 製造 コ ス ト 製造地域 平方インチ当たりのコスト (米ドル) (1) 2 4 6 アメリカ 0.18 0.22 0.24 アジア 0.13 0.16 0.17 メモ : 1. これらのコストは 2004 年中期に算出されたもので、 100% のパネル使用率を想定しており、 ス ク ラ イブや分 離領域などの使用不可能な領域は含まれていません。
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XAPP489 (v1.0) 2006 年 10 月 31 日 japan.xilinx.com 1

© 2006 Xilinx, Inc. All Rights Reserved. XILINX、 Xilinx ロゴ、 およびその他本文に含まれる商標名は Xilinx の商標です。 本文書に記載されている 「Xilinx」、 ザイリンクスのロゴ、 およびザイリンクスが所有する製品名等は、 米国 Xilinx Inc. の米国における登録商標です。 その他に記載されている会社名および製品名等は、 各社の商標または登録商標です。保証否認の通知 : Xilinx ではデザイン、 コード、 その他の情報を 「現状有姿の状態」 で提供しています。 この特徴、 アプリケーシ ョ ンまたは規格の一実施例としてデザイン、 コード、 その他の情報を提供しておりますが、 Xilinx はこの実施例が権利侵害のクレームを全く受けないという ことを表明するものではありません。 お客様がご自分で実装される場合には、 必要な権利の許諾を受ける責任があります。 Xilinx は、 実装の妥当性に関するいかなる保証を行なうものではありません。 この保証否認の対象となる保証には、 権利侵害のクレームを受けないことの保証または表明、 および市場性に対する適合性についての黙示的な保証も含まれます。

概要 このアプ リケーシ ョ ン ノートでは、FT256 1mm BGA パッケージで使用する Spartan™-3E FPGA 用の

低コス ト 4 層および 6 層量産プリ ン ト回路基板 (PCB) のレイアウ トについて説明します。 層数の少ない

PCB レイアウ ト における高速信号およびシグナル インテグ リ テ ィ (SI) に関する考慮事項も示します。

このアプ リケーシ ョ ン ノートは、 SI に関する設計の問題を理解している設計エンジニア、 マネージャ、

および PCB レイアウ ト担当者を対象と しています。 Spartan-3E デバイスを FT256 パッケージで使用す

る場合に焦点を置いていますが、 こ こに示す情報は FG256 パッケージにも該当し、 一般的なガイ ド ラ

インはその他のデバイスおよびパッケージのボード レイアウ ト を 適化する際にも使用できます。

はじめに PCB のコス トは、 基本的に製造能力と製造量に基づきます。 低コス ト PCB の設計ルールは、 PCB 製造

施設で何が 小コス トで製造可能かによって決定されます。 この事実は、 低コス トで量産に適した回路

を作成するためにインプ リ メン トする PCB 層数にも影響します。 市場の需要によ りプログラマブル ロジッ ク上のパッケージ ピン数は増加しており、 小型化も要求されるため、 PCB レイアウ トのコス ト を

小限に抑えるのが大きな課題となっています。 これらの要求にもかかわらず、 FT256 1mm ボール グリ ッ ド アレイ (BGA) パッケージで Spartan-3E FPGA を使用するボードは、4 層構造のものを 小限の

コス トで設計するこ とが可能です。

1 ミルの ト レース幅と間隔など、 設計ルールが特殊なボードは、 製造の選択肢が限られ、 コス トが非常

に高くな り ます。 1 ミルは 1 インチの 1000 分の 1 で、 0.0254mm に相当します。 北米にはこのルール

を満たすボードを製造できるベンダーがあるかも知れませんが、PCB 製造をアジアにある量産施設に移

しても、 大きなコス ト削減は期待できません。 量産では、 コス ト を削減してボードを製造するこ とが目

的となり ますが、 許容できるコス ト を達成するのにかかる期間が製品寿命を超えてしま う可能性があ り

ます。 このアプ リケーシ ョ ン ノートでは、 製造の選択肢を増やし、 コス ト を低減するソ リ ューシ ョ ンを

示します。

コス ト を最小限に抑えるための PCB 設計ルール

表 1 に、 PCB を量産した場合のコス ト を層数および地域別に示します。 層数が増加する と、製造コス ト

も高くなり ます。 製造コス トは、 製造量および市況によって異なり ます。

アプリケーシ ョ ン ノート : Spartan-3E ファ ミ リ

XAPP489 (v1.0) 2006 年 10 月 31 日

Spartan-3E FT256 BGA パッケージ用の 4 層および 6 層の高速 PCB 設計

本資料は英語版 (v1.0) を翻訳したものです。 英語の更新バージ ョ ンがリ リースされている場合には、 最新の英語版を必ずご参照ください。

R

表 1 : PCB 製造コスト

製造地域平方インチ当たりのコスト (米ドル)(1)

2 層 4 層 6 層

アメ リ カ 0.18 0.22 0.24

アジア 0.13 0.16 0.17

メモ :

1. これらのコス トは 2004 年中期に算出されたもので、 100% のパネル使用率を想定しており、 スク ラ イブや分離領域などの使用不可能な領域は含まれていません。

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2 japan.xilinx.com XAPP489 (v1.0) 2006 年 10 月 31 日

ボールのピッチ、 引き出し配線、 ファンアウトR

表 2 に、 製造コス ト を 小限に抑えるために広く受け入れられている製造ルールを示します。 ト レース

幅が狭いと、 許容誤差を制御するのが困難です。 表 2 に示すよ う な ト レース幅が 5 ミル以上の PCB を設計する と、 製造コス ト を 小限に抑えるこ とができます。

ボールのピッチ、引き出し配線、ファンアウト

FT256 BGA パッケージは、 BGA ボールのピッチが 1mm (40 ミル) であ り、 表 2 に示すト レース幅と

間隔の製造ルールに従っています。 FT256 パッケージのすべての信号は、 図 1 に示すよ うに、 2 つの層

( 上層と 下層など) のみに配置されます。

FT256 パッケージのアレイ サイズは、 16x16 ボールです。 信号層で、 末端の電源ボールを除く外側の 3つのボール リ ングから引き出し配線が可能なので、 上層だけで 大 156 本の信号を引き出すこ とがで

きます。 図 2 に、 XC3S500E デモ ボードの 上信号層 (4 分割した 1 区画) における外側の 3 つの行か

らの信号のファンアウ ト を示します。

表 2 : コスト を最小限に抑えるための製造ルール

特性 ミル mm

BGA ボール パッ ド径 15 0.381

ト レース幅 5 0.127

間隔 5 0.127

ビア パッ ド径 23 0.584

ビア ホール径 12 0.305

図 1 : FT256 パッケージの 2 つの信号層

5 milWide

Traces

Package Outer Edge

15 mil DiameterLanding Pads

Inter-BallArea

Escape Trace5 mils

Spacing 5 mils

Main Board A6 mil Trace and Space

X489_01_050106

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ボールのピッチ、 引き出し配線、 ファンアウト

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R

ファンアウ ト パターンは対称であ り、すべての区画で同じです。 すべての ト レースおよびビア パターン

は、 アレイの中央から外側にファンアウ ト されます。

下位層では、 内側の残りのボールのビアを使用して、 大 84 本の信号ピンを引き出すこ とができま

す。 図 3 に、 同じデモ ボードの 下位層の引き出し配線を示します。 Spartan-3E FT256 パッケージの

中央部の下にあるボード部分にはグランド ピンが配置されているので、FT256 パッケージの引き出し配

線は隣接するビアを介して直接グランドに接続できます。 BGA パッケージ領域のすぐ外側では、引き出

し ト レースは 低でも 6 ミルの ト レースと 6 ミルの ト レース間にファンアウ ト します。

図 2 : 最上位層の信号のファンアウト (4 分割した 1 区画)

図 3 : 最下位層のトレース引き出し配線

X489_02_033006

X489_03_032306

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ビアの配置R

ビアの配置 信号ビアは、可能な限りボール アレイの中央に制限し、 ランド パッ ドの外側になるよ う配置します。 効率的な引き出し配線ができるよ う ビアの配置およびサイズを制御しないと、 ビアが配線の妨害となる可

能性があ り ます。 電源ピンに必要なビアが配線をできるだけ妨害しないよ うにするため、 Spartan-3EFPGA の電源ピンのほとんどはアレイの中央に配置されています。

図 4 に、 XC3S500E FT256 パッ ケージのフ ァ ンア ウ ト を示し ます。 ビア パターンは対称であ り、

2 ~ 3 行のボールを 上位層に引き出すこ とができるので、 すべての I/O 信号を 2 つの信号層で引き出

すこ とができます。 I/O 信号のビアは、茶色で示します。 表 3 で定義しているよ うに、その他のビアは電

源用です。

図 5 は FT256 パッケージの 4 分割した 1 区画で、 ビア パターンを拡大して示します。

図 4 : ビアの配置とファンアウト

表 3 : ビアのタイプ

色 電圧 (V) 信号

緑 0 グランド

ピンク 2.5 VCCAUX

紺色 1.2 VCCINT

水色 さまざま VCCO

茶色 さまざま I/O

X489_04_081206

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デカップリング キャパシタの配置

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デカップリング キャパシタの配置

どのボードでも、 セラ ミ ッ ク デカップ リ ング キャパシタの配置は、 信号の立ち上がり時間と同じ信号

がキャパシタ リードからデカップ リ ングする電源ピンまでの ト レース長を伝搬するのにかかる時間の

比によって決ま り ます。 これについては、 11 ページの 「高速信号の特定とレイアウ ト 」 を参照してくだ

さい。 基本的には、 キャパシタからパッケージの電源ピンまでの距離が長くなる と、 キャパシタの効果

が低下します。 キャパシタの効果は周波数と インダク タンスに比例し、 インダク タンスはキャパシタ と

電源ピンの間のト レース長に比例します (式 1 を参照)。

式 1

Z はインピーダンス (Ω)、F は周波数 (Hz)、L はインダク タンス (ヘン リー ) です。図 6 に、エッジ レー

ト が約 200 ~ 300ps のデザインにおけるこれらの距離を示します。 エッジ レートが低速のデザインで

は、 ノ イズの問題を発生させずに分離距離を 1 または 2 インチにできます。

2 信号層ボードでは、 配線スペースがそれほどあ り ません。 FT256 パッケージでは、 2 つの信号層で

100% の信号ファンアウ トが可能です。 図 6 のビアは、 0603 サイズで 100nF のセラ ミ ッ ク キャパシタ

です。 低コス トの量産ボードでは、 0402 サイズのキャパシタも使用できます。

図 5 : ビアの配置 (4 分割した 1 つの区画)

X489_05_032306

図 6 : キャパシタの配置

Z 2πFL=

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電源プレーンR

電源プレーン Spartan-3E 高速デザインでは、 1 層の 3 分割プレーンを使用できます。 図 7 に、 4 分割した 1 区画を示

します。 デザインのエッジ レートは 200 ~ 300ps で、 80 個の LVCMOS 3.3V I/O が同時にスイ ッチす

る と スイ ッチ ノ イズが発生します。

終的なプレーンの要件は、必要な I/O および VCCO 電圧によって決ま り ます。 VCCO の電圧が 2.5V の場合は、 必要なプレーンは 2 つのみなので、 レイアウ トは単純です。 図 8 に、 分割プレーンの例を示し

ます。 プレーンの要件は、 選択した周波数に共鳴する形状を回避する、 隣接層の ト レースを配線する際

に分割を回避するなど、 その他の SI に関する考慮事項によっても左右されます。

図 7 : 1 層の 3 分割プレーン (4 分割した 1 区画)

図 8 : 分割プレーンの例

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電源プレーン

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R

プレーン領域は、 可能な限り、 断絶なく連続している必要があ り ます。 図 8 で、 水色と赤のプレーン領

域は明らかに連続しているこ とがわかり ます。 図 9 に、 黄色のプレーン領域も連続しているこ とがわか

るよ うにボードの広範図を示します。

図 10 に、 このボードで使用されるソ リ ッ ド グランド プレーンを示します。

図 9 : 連続している黄色のプレーン領域

図 10 : グランド プレーン

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X489_10_040306

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電源プレーンR

4 層ボードの積層例

図 7 ~ 図 10 のプレーンを表 4 に示すよ うに積層して、 低コス トの 4 層ボードを作成できます。

この例では、 VCCO = 2.5V で高速 LVDS 信号が伝送され、 100Ω の差動制御インピーダンスが必要で

す。 このインピーダンス要件は、GND プレーンを 上層 LVDS 信号にカップ リ ングし、層 3 の 2.5V のVCCO プレーンを層 4 の LVDS 信号にカップリ ングするこ とによ り満たされます。

6 層ボードの積層例

6 層ボードでは、 電源プレーンのせきそ うにさまざまな組み合わせが使用されます。 表 5 に、 デカップ

リ ングに 適化された 6 層の積層例を示します。 この積層例では、 4 つのプレーン層に 3 つのデカップ

リ ング キャパシタがあ り ます。 層 3 と層 4 に 2 つのグランド プレーンを配置する と、プレーンのデカッ

プ リ ング効果が大幅に減少するので、 良い方法とは言えません。 プレーン電圧に接続されている層 1 と層 2 の未使用の補助的なボード領域をグランドで満たすと、電源プレーンのデカップ リ ング効果が高ま

り ます。 層 5 および 6 にも同じ手法を使用できます。

電源プレーンの重要性

電源の設計は、 回路における動作周波数範囲での許容可能な電源リ ップルおよびノ イズを理解するこ と

から始ま り ます。 電力スペク ト ラムの上端は、 速の I/O 信号の立ち上がり時間を使用して定義され、

「ニー周波数」 と も呼ばれます。 ニー周波数と呼ばれるのは、 ランダム デジタル信号パターンのスペク

ト ラム電力密度をグラフにする と、 この周波数で急激に下降し、 人間のひざ (ニー ) を曲げた形に見え

るからです。 この周波数は、 すべての信号で式 2 に示すよ うに定義されます (立ち上がり時間は実質的

に周期の半分)。

式 2

たと えば、信号のエッ ジ レート が 1ns のシステムでは、電源が 500MHz のバンド 幅をサポート する必要

があり ます。 この周波数は上限であり 、デカッ プリ ングが効果的に行われるよう にするためのインピーダ

ンスはこの周波数で算出する必要があり ます。 電源のバンド 幅がニー周波数より 低い場合は、エッ ジ レー

ト も低く なり ます。 高速デジタル回路で発生する EMI は、 ニー周波数の 2 ~ 3 倍に達します。

表 4 : 4 層ボードの積層例

層番号 信号/電源

1 信号

2 GND

3 VCCINT/VCCAUX/VCCO

4 信号

表 5 : 6 層ボードの積層例

層番号 信号/電源

1 信号

2 GND/信号

3 VCCINT/VCCAUX

4 GND

5 VCCO/信号

6 信号

Fknee1

2 RiseTimefastest×----------------------------------------------------=

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電源プレーン

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R

デザインの電力スペク ト ラムを網羅するよ う、電源プレーンおよびデカップ リ ング キャパシタの値と タ

イプを選択する必要があ り ます。 高速ボード設計では、 次の 4 つのデカップ リ ング要素がボードのノ イ

ズ パフォーマンスに影響します。

1. 電解 (バルク ) キャパシタ

表 6 に、 アルミニウムやタンタルなどの電解 (バルク ) キャパシタの特性を示します。

2. セラ ミ ッ ク キャパシタ

表 7 に、 セラ ミ ッ ク キャパシタの特性を示します。

3. 電源プレーン

電源プレーンを適切に設計する と、 必要な周波数範囲の上限でデカップ リ ングできます。 電源プ

レーンは単に大型のキャパシタであ り、その容量は 2 つのプレートの容量と同じ式 (式 3) で求めら

れます。

電源プレーン間の空隙は、 高質 (低インピーダンス) のデカップ リ ング キャパシタのプレート を形

成します。 ボード サイズなどのその他の要素は、デザインのほかの制限によ り固定されているため、

この時点で考慮する必要のある重要な要素は、 プレーンの分離と分離に使用する誘電体です。

式 3

• CPowerPlane : 電源プレーンの容量

• εo : 真空の誘電率

• εr : 分離絶縁体の相対誘電率

• Area : 共通プレーン領域 (平方インチ)

• PlaneSeparation : プレーン間の距離 (インチ)

例 :

• εo = 2.25 x 10-13

• εr = 4.7 (FR4 PCB)

• Area = 9 インチ x 10 インチ = 90 平方インチ (共有プレーン領域であるこ とが必要)

• PlaneSeparation = 0.003 インチ (3 ミル)

表 6 : 電解 (バルク) キャパシタの特性

パラ メータ 標準値 メモ

値の範囲 0.1μF 良い

インダク タンス 10 ~ 60nH 非常に優良、 低周波数で良好

抵抗 700mΩ 優良、 低周波数で良好

コス ト $0.05 ~ $1 またはそれ以上 -

表 7 : セラ ミ ッ ク キャパシタの特性

パラ メータ 標準値 メモ

値の範囲 pF ~ μF 良い

インダク タンス 1nH 低 ~ 良い

抵抗 100mΩ 低 ~ 良い

コス ト $0.01 ~ $2 良い

CPowerPlane εo εr× AreaPlaneSeparation-------------------------------------------------×=

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電源プレーンR

この結果、 CPowerPlane = 32nF が得られ、 平方インチ当たり 353pF とな り ます。 プリ ン ト回路ボー

ドの電源プレーンの容量は小さいですが、 比較的インピーダンスが低いため、 高質のデカップ リ ン

グ コンポーネン ト とな り ます。

4. 電源/グランド ピンとの距離

信号を電源ピンの近くに配置する と、グランド ループやノ イズの影響を 小限に抑えるこ とができ

ます。 たとえば、 ト レースのない領域をグランド銅で満たしたり、 未使用のコネクタをグランドに

接続するこ とを考慮してください。

電源プレーンの基本的な設計ルール

電源プレーンは、 次のよ う な特徴を持つよ うにする必要があ り ます。

• 電源プレーンの領域をできるだけ大き くする。

• 接続を広くする。

• グランド プレーンの近くでカップリ ングする。

• 対称にする。

• グランド プレーンからの距離を 小限にする。

• 断絶部分 (穴または切り取り部分) がないよ うにする

プレーン容量の高周波数応答の主な制限はインダク タンスであるため、 狭い電源プレーン領域がないよ

うにしてください。 電源プレーンと して使用できる領域をできるだけ広く し、 補助グランド プレーンと

カップ リ ングするよ うにします。 デバイスの電源ピンは、 プレーンに直接接続されるビアのできるだけ

近くに配置します。 電源ピンとプレーン ビアの間の ト レースは、 できるだけ短く します。 ノ イズを削減

するには、 BGA パッケージ内のデバイスの電源プレーン ビアをパッ ド内に配置するのが 適ですが、

ビアがボードのその他の部分のパッ ドで使用されていない限り、ビア ホールへのはんだのウ ィ ッキング

現象を回避するため充填する必要のあるパッ ドにビアを追加する と、 PCB のコス トが 10 ~ 20% 上が

り ます。

分割プレーン領域の要件

各電源レールには、 それぞれ独自のデカップ リ ング要件があ り ます。 分割プレーン層のプレーンの割合

を決定する際に、 これらの要件を考慮する必要があ り ます。

1 つのプレーンに 1 層使用するのが も簡単なプレーン レイアウ トであ り、 タイム ト ゥ マーケッ トが

も重要な要素である場合に、 レイアウ ト を 短期間で達成できます。 その後、 コス ト削減段階で層数

を削減するよ うにします。

表 8 に、 電源プレーンのデカップリ ング要件を示します。 消費電力の解析および予測には、 ザイ リ ンク

ス消費電力ツールを使用できます。

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電源プレーン

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R

シグナル インテグリテ ィ

90nm FPGA には、 高パフォーマンスの I/O が含まれます。 Spartan-3E FPGA の I/O は、 800MHz を超

えるデータ レートの LVDS を実現できます。 I/O はプログラマブルなので、低い周波数で動作させるこ

と も可能です。 ただし、 低周波数の場合に低速になる とは限り ません。 シグナル インテグ リティは高ク

ロ ッ ク レート システムに本質的な問題ですが、 終端が必要なノ イズが I/O で発生するかど うかを決定

するのはク ロ ッ ク周波数ではあ り ません。 ト レースに終端が必要かど うかは、 出力ド ラ イバのエッジ

レート または立ち上がり時間によって決ま り ます。 1MHz で動作するデザインでは、 シグナル インテグ

リ ティは重要な問題です。

たとえば、 物体が頭に当たったと します。 痛みは物体が当たる頻度によ り発生するのではなく、 物体が

頭に当たったと きの速度によ り発生します。 頭を 1 秒間に 10 回軽くたたいても、1 秒間に 1 回たたく痛

みと さほど変わり ませんが、 1 回でも重いものが高速で当たればかなり痛いと感じます。

問題となるのは頻度ではなく、 力とその速度です。

I/O 回路でも同じこ とが言えます。 出力遷移が低速であれば、入力回路で問題なく検出/受信できますが、

遷移速度を上げすぎる と、入力回路でノ イズ (痛み) が検出され、非減衰の高速遷移によ り回路に負荷が

かかり、 破損を引き起こす可能性があ り ます。 信号の遷移が過度に高速である と、 I/O 回路でオーバー

シュー トやアンダーシュー ト ノ イズが発生する原因とな り ます。 オーバーシュー ト またはアンダー

シュートによ りデバイスに高電流が流れるため、 重度のオーバーシュート またはアンダーシュートが長

期にわたる と、 I/O 構造が破損する可能性があ り ます。

SI 問題の詳細は、 Howard Johnson、 Martin Graham 著 『High-Speed Digital Design』 [参照 4] および電

源設計とレイアウ トに関するアプリケーシ ョ ン ノート XAPP623 [参照 5] を参照して ください。

高速信号の特定とレイアウト

高速信号は、 基本的に、 信号の立ち上がり エッ ジ レート と 次のパラ メ ータと の関係によって定義さ れ

ます。

• PCB ト レース上の信号の伝搬速度

• 信号ト レースの長さ

上記の要素には、 小周波数は含まれません。 高速レートが可能であるかを決定するのは、 高速エッジ

レートの信号ではなく、 ボードの物理的な特性です。

表 8 : 電源プレーンのデカップリング要件

レール 電圧 (V) 正規化された電力比(1)

VCCINT 1.2 400%

VCCAUX 2.5 200%

VCCO(2) 3.3 100%

メモ :1. シ ミ ュレーシ ョ ン条件は、 次のとおりです。

• CLB、 IOB、 およびブロ ッ ク RAM の使用率は 90% です。

- 90% の CLB ロジッ クの う ち、60% は 25% の時間 70MHz で ト グルし、40% は 25% の時間 150MHzで ト グルします。

- 90% の 18b 読み出し /書き込みポート を持つブロ ッ ク RAM のうち、 60% は 25% の時間 70MHz でト グルし、 40% は 25% の時間 150MHz で ト グルします。

• 乗算器の半分は 70MHz で動作し、 残りの半分は 150MHz で動作します ( ト グル レートは中程度)。

• DCM の半分は 70MHz で動作し、 残りの半分は 150MHz で動作します (低周波数モード )。

• 90% の IOB のうち、 60% は入力と出力に均等に分割されて 25% の時間 70MHz で ト グルし、 40% は入

力と出力に均等に分割されて 25% の時間 150MHz で ト グルします。 出力は、 50% の時間イネーブルに

なっています。

2. デザインで複数の I/O レベルが必要な場合は、 各バンクの利点を考慮します。

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電源プレーンR

高速エッジ レートの信号が非常に低い周波数でト グルしていても、重大なロジッ クの問題を引き起こす

可能性があ り ます。 高速信号伝送では、 信号の立ち上がりエッジが VOH の 10% から 90% に遷移する

時間は、同じ信号が PCB 上のト レースを伝搬する時間とほぼ同じです。 この場合、 ト レースを伝送ライ

ンと して信号終端手法を使用するか、 ト レースを低速回路または集中回路と して 大ト レース長を決定

します。

高速信号の特性

このセクシ ョ ンでは、 高速信号の特性と、 PCB のレイアウ トでシグナル インテグ リテ ィの問題を考慮

する必要があるかど うかを説明します。

PCB の設計では、 次の点を考慮する必要があ り ます。

• 信号の立ち上がり時間 (Tr) が高速と して処理されるのはどのよ う な状況か。

• 信号を高速と して処理するのを回避するために、 回路ボードのレイアウ トに対して何ができるか。

• SI シ ミ ュレーシ ョ ンと伝送ライン モデルを回避できるか。

次に示す簡単な例で、 高速信号であるか、 PCB レイアウ トでシグナル インテグ リ ティが問題となるか

ど うかを判断する方法を示します。 この例の回路ボード デザインには、 次の特性があ り ます。

エッジ レート長 (LTr) を求めるには、 式 4 を使用します。

式 4

LTr/6 よ り小さい回路は、 伝送ラインではなく集中回路と考えられます。

式 5

この臨界長はエッジ レート Tr に直接比例しているので、 エッジ レートがこれよ り遅い信号 (5ns など)が使用されるボードでは、ト レース長が 10 倍になるまでシグナル インテグ リティは問題とな り ません。

2 番目の例では、 ボード デザインは次の特性を持ちます。

• I/O タイプ : Spartan-3E IBIS モデル、 LVCMOSS33、 高速、 12mA (strong-fast モデル)

• 信号の立ち上がり時間 (エッジ レート ) :

Tr = 0.225ns

• 信号伝送速度 : TPD = 1.8ns/フ ィート

• PCB ト レース タイプ : マイ クロス ト リ ップ

• PCB 誘電体 : FR4

• I/O タイプ : Spartan-3E IBIS モデル、 LVTTL、 低速、 4mA (strong-fast モデル)

• 信号の立ち上がり時間 (エッジ レート ) : Tr = 2.3ns

• 信号伝送速度 : TPD = 1.8ns/フ ィート

• PCB ト レース タイプ : マイク ロス ト リ ップ

• PCB 誘電体 : FR4

LTrTr

TPD-----------=

0.225ns1.8ns foot⁄------------------------------=

1.5 i nches 38mm( )=

LTr 6⁄ 0.25 inches 6.35mm( )=

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電源プレーン

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R

式 4 および式 5 にこれらの値を代入する と、 次のよ うな結果になり ます。

式 6

式 7

結論と して、 出力が 終値の 10% から 90% に立ち上がるのにかかる時間が、 同じ信号が PCB ト レー

スを伝搬し、 戻ってく るまでにかかる時間の 1/6 未満である場合は、 信号は高速信号と して処理し、 ト

レースを終端する必要があ り ます。

ト レース長をこの制限以下にする こ とによ り、 回路ボードのレイアウ ト を単純にするこ とができます。

この場合、SI シ ミ ュレーシ ョ ンと伝送ライン モデルの多用は回避できますが、 データシート または IBISモデルから 速の出力立ち上がり時間を判断できない場合は、 許容される 大ト レース長を正し く判断

するのに多少のモデリ ングが必要となる可能性があ り ます。

ト レースのモデリング

ト レース長が L/6 未満の回路では、低速 RC 回路と同様に、 ト レースを R と C が加算される単純な RC回路または集中回路と してモデリ ングできます。 ト レース長が L/6 よ り長い場合は、 ト レースを伝送ラ

インと してモデリ ングする必要があ り ます。 L/6 が、 ト レースを集中回路と して扱うか、 伝送ラインと

してモデリ ングするかのしきい値になり ます。 L/6 は控えめなガイ ド ラ インであ り、 一般的には L/4 が上限と して使用されます。

ト レースを伝送ラインと して扱う と計算が複雑にな り、 信号の反射を考慮する こ とが必要にな り ます。

反射は、 遷移のエコーであ り、 音のエコーと同様に、 遷移エッジが完了する前にト レースの末端から信

号が戻ってく る現象です。 低速回路または集中回路では、 距離が短いためエコーがすぐに発生し、 遷移

とエコーの区別がつきません。 エコーの振幅および遅延が大きいと、 音のエコーと同様に、 メ ッセージ

が破損したものとな り ます。 集中回路では、 コンポーネン ト の応答は同時に発生する と し、 1 つのかた

ま り と して処理できます。 高速システムでは、 各コンポーネン ト を個別に解析する必要があるので、 分

散と呼ばれます。 これは、 信号が高速のコンポーネン トでは、 回路のほかの部分からの電圧がほかのコ

ンポーネン ト との距離に応じて異なるからです。

音のエコーと高速回路での反射は類似しており、 メ ッセージが破損する原因とな り ます。 高速信号の場

合、 メ ッセージは 1 および 0 で構成されます。 反射の問題は、 末端から反射が戻らないよ うにするこ と

で解決できます。 音のエコーの場合、 吸収性のある材質を使用して、 反射音のエネルギーを弱めたり除

去したりできます。 高速電気信号の場合、 末端に適切な抵抗値を適用して信号のエネルギーを吸収する

よ うにします。 信号の終端には複数の手法があ り ますが、 すべて反射が発生しないよ うに信号エネル

ギーを吸収するこ とを目的と しています。 適切な終端を適用しないと、 反射によ り信号が連続的に完全

に失われて 0V になったり、電圧が 2 倍になったり します。 受信ロジッ クのゲートで認識される信号は、

ト レース上の相対位置に依存します。 悪の場合、 オルガンのパイプや音叉などのよ うに、 共鳴が発生

します。 徐々に減衰する波や音とは異なり、 信号遷移は定常波と して持続するか、 共鳴します。

インダクタ と抵抗

高周波数では、 低周波数ではわずかなワイヤ、 ト レース、 パッケージ リード、 ピンのインダク タンスな

どの特性が重要になり ます。 たとえば、 プローブから検証するデバイス上にあるパッケージ ピンへのグ

ランド ワイヤが 2 インチのオシロスコープ プローブがある と します。 信号の遷移が 100MHz で、 ワイ

ヤが L = 200nH でモデリ ングできる とする と、式 8 に示すよ うに、単純なグランド ワイヤは信号のエッ

ジに対して抵抗のよ うに動作します。

式 8

LTrTr

TPD-----------=

2.3ns1.8ns foot⁄------------------------------=

15.3 i nches 389mm( )=

LTr 6⁄ 2.55 inches 65mm( )=

Z 2πFL=

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ボード ノ イズの 特性化R

この例では、 Z は 2 * 3.14 * 1006 * 200-9 = 120Ω とな り ます。 この例の出力ド ライバが CMOS で、 約

30Ω の出力インピーダンスで 0V と 3.3V の間を切り替わる とする と、 計測される出力の振幅は予測と

異なるものになり ます。 高速デザインでは、 電源が信号の 高バンド幅の要件に対応できるよ うにする

必要があ り ます。 高速信号の遷移が PCB ト レースを伝搬するには、ボードの電源が少なく と も必要な遷

移周波数で応答する必要があ り ます。 この応答は、 高速ト レースの長さ全体でサポート される必要があ

るので、 デカップ リ ングと インピーダンスは、 ボード全体だけではなく、 ト レースおよびコンポーネン

トのレベルでも考慮する必要があ り ます。

ボード ノ イズの特性化

同期デザインでは、 ク ロッ ク エッ ジ付近で発生するノ イズが主に問題と なり ます。 実際には、 少なく と

もデザインのデジタル部分で複数の非同期ク ロッ ク が使用されていなければ、 電流の切り 替えにより ノ

イズが発生するのは主にクロッ ク エッ ジ部分です。 次に、ボード ノ イズの影響を調べる方法を示します。

許容されるノイズ

ク ロ ッ ク エッジ間でかな り大きいノ イズが発生しても、 ノ イズがク ロ ッ ク エッジの前に十分に減衰す

れば、 通常無視できます。 ただし、 このよ うなノ イズがデジタル回路以外の部分で問題となる場合もあ

り、 また複数の非同期ク ロ ッ クを含む回路では、 重大なスイ ッチ ノ イズがク ロ ッ ク サイ クルのどの時

点でも発生する可能性があ り ます。

非同期クロッ クの問題

複数の非同期クロ ッ クは、 互いに依存しておらず、 完全に独立しています。 どのクロ ッ クにも多少の変

動があるので、 これらのクロ ッ クの位相関係もランダムに変化します。 非同期クロ ッ クを含むデザイン

で回避できない問題は、 1 つのクロ ッ クが切り替わってノ イズを発生したと きに、 も う 1 つのクロ ッ ク

が遷移してしま う よ うに 2 つのクロ ッ クが変動し、 2 つ目のクロ ッ クによ り切り替わるすべての回路が

ノ イズの影響を受ける可能性があるこ とです。 この問題はメ タステーブル状態の問題と似ており、 2 つの回路間で送信される信号を非同期クロ ッ クに同期させる必要があ り ます。

シミ ュレーシ ョ ン

ノ イズのモデリ ングには、 シ ミ ュレーシ ョ ンが有益です。 特に、 IBIS と HpyerLynx (Mentor Graphics社) などのシ ミ ュレータを使用する と、 ボードの不適切なレイアウ ト による ノ イズの問題を特定できま

す。 SPICE はシ ミ ュレーシ ョ ンに使用する高度なモデリ ング ツールですが、使用法を学ぶのが簡単では

あ り ません。 I/O ノ イズのシ ミ ュレーシ ョ ンでは IBIS が主流の規格であ り、次の理由からほとんどの ICベンダーが IBIS を提供しています。

• 使用およびサポートが簡単

• ツールが広くサポート されている

• パフォーマンス

IBIS シ ミ ュレーシ ョ ンは、 SPICE よ り高速です。 IBIS は、 テキス ト形式のデータベースを使用し

て I/O 回路の動作を表現します。 SPICE では複雑な計算が必要とな り ますが、 IBIS を使用した I/Oのシ ミ ュレーシ ョ ンではデータベースを読み出すだけです。

• 回路デザインの機密情報の保護

SPICE ネッ ト リ ス トは回路のネッ ト リ ス トであ り、 IC ベンダーで使用される実際の回路を表しま

す。 一方 IBIS では、 ト ランジスタごとの直接記述ではなく、 IV データ ルッ クアップ テーブルと し

てインプ リ メン ト されたビヘイビア表現を使用します。

IBIS は、適切な IBIS シ ミ ュレーシ ョ ン ツールがない場合でも有益です。 IBIS 波形は、自由に利用可能

な IBIS ビューアを使用して表示できます。 I/O 回路の IBIS データベースにはエッジ レートに関する情

報が含まれており、 シグナル インテグ リティ を理解するのに重要です。 IBIS ビューアは、 負荷が 50Ωの場合のエッジ レー ト と信号遷移の波形を表示します。 信号のエッジ レー ト の重要性については、

11 ページの 「シグナル インテグ リティ」 を参照して ください。

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ボード設計 スト ラテジ

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R

ネッ トワーク アナライザ

ネッ ト ワーク アナライザは、 以前は RF の解析に使用が限定されており、 市場が限られているためにそ

れほど知られていませんでしたが、 90nm 以下ではボードの電源の特性化に非常に有益で、 電源シ ミ ュ

レーシ ョ ンおよびノ イズ問題のデバッグにおけるサニティ チェッ クに使用できます。 このツールの正し

い応用方法はこのアプリケーシ ョ ン ノートでは説明していませんが、主な操作とツールを使用できるよ

うにするためのボード レイアウ トについて示します。 ボードの電源は、 理想的な出力がボードの 大動

作周波数に完全に直線的に立ち上がる大型の分散フ ィルタ回路と考えられます。 この周波数がニー周波

数です (8 ページの 「電源プレーンの重要性」 を参照)。

ネッ ト ワーク アナライザは、 図 11 に示すよ うに、 周波数スペク ト ラムをスイープする信号ジェネレー

タ とフ ィルタ処理済みの出力を計測するスペク ト ラム アナライザで構成されています。 この計測は、 計

測するプレーンへの 1 つのアクセス ポイン ト (通常は SMA) を使用して行う こ とができますが、スイー

プ信号の入力と受信に 1 つずつ SMA テス ト ポイン ト を使用するのが一般的です。 入力に 適な場所

は、 ボード上のプレーンに電源が入力される部分の近くであ り、 スペク ト ラム解析用の出力 SMA に適な場所は、 FPGA の電源から も離れた側です。 SMA コネクタはボードの特性化にのみ必要であ り、

コス ト を削減するため製品デザインでは取り除く こ とができます。

ボード設計スト ラテジ

シ ミ ュレーシ ョ ンの質は、 モデルの精度に依存します。 モデルには不明な要素が多数含まれており、 重

要な要素が不足している可能性があるので、 次の順序が推奨されます。

1. シ ミ ュレーシ ョ ン

2. 検証

3. 特性化

4. コス ト削減

ボード デザインの検証と特性化の後、モデルは固定されます。 機能のみのテス ト パターンでは、ボード

の電力および速度の要件が同時に使用されないので、 注意が必要です。

図 11 : ネッ トワーク アナライザ

FPGA

SMAPlane Output

SMA FrequencySweep Input

Power SupplyEntry to Plane

Measured Plane Area

X489_11_081206

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ボード配線 スト ラテジR

ボード配線スト ラテジ

ザイ リ ンクスでは、コンポーネン ト面のランド パッ ド径を提供しています。 ボード パッ ドをコンポーネ

ン ト面のランド形状と一致するよ う設計するため、 ボードのレイアウ ト を開始する前にこの情報が必要

です。 ランド パッ ドの一般的な値を、 図 12 および表 9 に示します。

まとめ このアプ リケーシ ョ ン ノートでは、FT256 1mm BGA パッケージで使用する Spartan-3E FPGA 用の低

コス ト 4 層および 6 層量産プリ ン ト回路基板 (PCB) の設計について概要を説明しました。 また、シグナ

ル インテグ リティ問題を回避するための PCB レイアウ トでの注意事項も示しました。

図 12 : 1.0mm ピッチ BGA パッケージのはんだ付けパッ ドに推奨されるボード レイアウト

表 9 : 推奨される PCB 設計ルール

FT256/FG256

寸法 (mm) 寸法 (ミル)

コンポーネン トの ランド パッ ド径 (SMD)(1) 0.40 15.7

はんだランド (L) 径 0.40 15.7

はんだマスク (M) の 開口径 0.50 19.7

はんだ (ボール) の ランド ピッチ (e) 1.00 39.4

ビアと ランドの間のライン幅 (w) 0.13 5.1

ビアと ランドの距離 (D) 0.70 27.6

ビア ランド (VL) 径 0.61 24.0

スルー ホール (VH) 径 0.300 11.8

パッ ド アレイ フル

マ ト リ ッ クス 16x16

外周列数 -

メモ :

1. コンポーネン トのランド パッ ド径とは、コンポーネン ト面のパッ ドの開口部 (はんだマスク定義) を指します。

X489_12_041806

Non Solder Mask Defined Land Patterns orLand Defined Land Patterns are recommended for FG packages

Mask Opening Outside of Land

VL

VH

e

D

W

M

L

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関連文書

XAPP489 (v1.0) 2006 年 10 月 31 日 japan.xilinx.com 17

R

関連文書 次に、 このアプリケーシ ョ ン ノートに有益な補足情報を含む文書を示します。

1. XC3S500E FT256 のパッ ド PCB フォーマッ ト (Mentor Graphics 社 ) レイアウ ト ファ イル ( ファンアウ ト とプレーンの定義を含む ) : japan.xilinx.com/bvdocs/appnotes/xapp489.zip

2. HyperLynx IBIS シ ミ ュレーシ ョ ン ツール : http://www.mentor.com/products/pcb/analysis_verification/hyperlynx/hyperlynx_software_eval.cfm

3. シグナル インテグ リティの定義 : http://www.sdsmt.edu/syseng/ee/courses/ee690/690review2.pdf

4. Howard Johnson、 Martin Graham 著、 1993 年、 『High-Speed Digital Design』 Prentice Hall PTR

5. 電源シ ミ ュレーシ ョ ン : アプリケーシ ョ ン ノート XAPP623 『Power Distribution System (PDS) Design: Using Bypass/Decoupling Capacitors』

6. XAPP623 に説明されている電源シ ミ ュレーシ ョ ン ネッ ト リ ス トの SPICE モデリ ング例 : http://japan.xilinx.com/bvdocs/appnotes/xapp623.zip

7. UG112 『Device Package User Guide』

8. DS312 『Spartan-3E FPGA ファ ミ リ : データシート 』

9. ピン配置のグラフ ィ ッ クおよびテキス ト ファ イル :http://japan.xilinx.com/bvdocs/publications/s3e_pin.zip

10. 消費電力の解析と予測に使用するザイ リ ンクス消費電力ツール : http://japan.xilinx.com/products/design_resources/power_central/index.htm

謝辞 Tentmaker Systems 社 (www.tentmakersystems.com) Gary Lawman 氏、 およ び PCB 業界顧問である

Streamline Circuits 社 (www.streamlinecircuits.com) 社長 Greg Halvorson 氏、Merix 社 (www.merix.com)Don Philips 氏に感謝の意を表します。

改訂履歴 次の表に、 この文書の改訂履歴を示します。

日付 バージョ ン 改訂内容

2006 年 10 月 31 日 1.0 初版リ リース


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