Sistemi VLSI - unirc.itFacoltà di Ingegneria di Reggio Calabria - Corso di Laurea in Ingegneria...

Sistemi VLSI

Alberto Scandurra

Physical Layer & Back-End group, On Chip Communication SystemsSTMicroelectronics

Catania, Italy

Facoltà di Ingegneria di Reggio Calabria - Corso di Laurea in Ingegneria Elettronica2

Agenda

• Definizioni: sistemi SSI, MSI, VLSI, ULSI

• Concetto di System on Chip

• Esempi di applicazioni: DVD player, Set top box

• Sistemi di comunicazione: bus, Network on Chip


Definizioni: sistemi SSI, MSI, VLSI, ULSI


Definizioni

-3 Dimension Integrated Circuit3D-IC

-System on ChipSoC

-Wafer Scale of IntegrationWSI

Oltre 1.000.000Ultra Large Scale of IntegrationULSI

Fino a 1.000.000Very Large Scale of Integration (1980)VLSI

Fino a 10.000Large Scale of Integration (1975)LSI

CentinaiaMedium Scale of Integration (1970)MSI

DecineSmall Scale of Integration (1960)SSI

TransistorsDescriptionIC type


Concetto di System on Chip


Terminologia (1)• Intellectual Property (IP)

– Blocco funzionale riutilizzabile che implementa una funzionalità bendefinita, noto anche come Virtual Component (VC)

• System on Chip (SoC)– Singolo chip contenente parti analogiche, digitali e MEMS (IBM)– Singolo chip contenente parti analogiche e digitali (LUCENT)– Sistema digitale su singolo chip (Synopsys)– Altre– Inoltre

• System on Programmable Chip (SoPC)• Programmable System on Chip (PSoC)• System on Reconfigurable Chip (SoRC)

• Network on Chip (NoC)– Insieme di protocolli di comunicazione a strati e implementazioni di sistemi

di comunicazione gerarchici per comunicazione globaleon-chip• Globally Asynchronous Locally Synchronous (GALS)

– Isole sincrone connesse tra loro mediante connessioni asincrone


Esempi (1)Chip della Lucent per applicazionidi rete (137M transistors a 0.16 µm)

Chip baseband riconfigurabiledella UC Berkeley (1.2M transistor a 0.25 µm)


Terminologia (2)• System in Package (SiP)

– TEcnologia per il packaging di sistemi multi-chip

• Deep Sub Micron (DSM)– Lo scaling a 0.18 ... 0.13 µm, 90, 65 (attualmente), 45, ... 32 nm (entro I

prossimi 5 anni) determina alcuni effetti collaterali– Tensioni di alimentazione più basse– Frequenze di lavoro più elevate– Maggiore densità di interconnessioni– Rumore delle sorgenti di alimentazione, cross-talk– Perdite (potenza statica)

• Tecnologie– CMOS– IRAM– MEMS– SOI


Esempi (2)


Metodologie di progetto

� IP-based design�Riutilizzo di IP (IP reuse) per aumentare la produttività�Le IP implementano la maggior parte delle funzionalità�Maggiore contributo del SW � Interfaccie ben definite e possibilmente standard

� Interconnect centric design�L’interconnect (il sistema di comunicazione) è riutilizzabile

� Platform-based design�Sia le IP che l’ interconnect sono riutilizzabili�Uso di processori e interconnect programmabili


Esempio: platform-based design


Esempi di applicazioni: DVD player, Set top box


Blocchi funzionali (1)

�Initiator�CPUs (processor cores)�Coprocessori “real time”�DMA (processi di background)

�Target�Memorie

� ROM � RAM� SDRAM (DDR)� Flash

�Periferiche�Registri�Memorie lente (I2C, smartcard)



• GPDMA

• Peripherals

• ATAPI

• FEI

• USB

• LLI

• Interconnect



• LMI (Local Memory Interface)

• EMI (External Memory Interface)


Sistema completo: Set Top Box


Sistema completo: DVD Player


Sistemi di comunicazione: Bus, Network on Chip


Architettura di System on Chip

PEON -CHIP

COMMUN ICATIONARCHITECTURE

PE

SE SE

PE PEprocessing element

storage element


Sistemi attuali

• Diverse classi di traffico� Le CPU richiedono bassa latenza e elevata banda

� I processori real time richiedono bande elevate

�I DMA (processi di backgroun) usano la bandarimanente

• Il bottleneck è la memoria esterna(SDRAM, DDR, …)�Banda finita

�Efficienza limitata


Bus condiviso (shared bus)• Lo stesso insieme di fili è condiviso da più

target• Minimo numero di fili• Basse prestazioni (una transazione alla volta)• Three-state

– Minima quantità di logica (no multiplexing)– Necessità del bus keeper

• Bus multiplexati– Meno problemi implementativi ma maggior

quantità di logica richiesta


Limitazioni del bus condiviso• Banda = dimensione del bus x frequenza di clock

• La dimensione del bus è limitata da problemi fisici(congestione, accoppiamenti capacitivi)

• La frequenza di clock è limitata dal ritardo dipropagazione dei fili, a sua volta influenzato dalladimensione del bus

• Banda disponibile limitata

• Scalabilità limitata

� Banda non scalabile

� Scalabilità di sistema limitata


Esempio di bus condiviso : bandanon scalabile (1)

sel

I1

I2

I3

T1

T2

T3

BW = N BWi = N/3

sel

I1

I2

I3

T1

T2

T3

BW = N BWi = N/5

I4

I5


Esempio di bus condiviso : banda non scalabile (2)

• Banda disponibile costante

• La banda disponibile per initiator decrescequando il numero di initiator cresce

No di rinitiator

Banda disponibileindividuale

No di initiator

Banda disponibile


Esempio di bus condiviso: scalabilità di sistema limitata

sel

I1

I2

I3

T1

T2

T3

sel

T1

T2

T3

I1

I2

I3

Path di richiesta

Path di risposta

Carico capacitivo

Carico capacitivo Congestione

Congestione

Origine della congestione


Crossbar• Insiemi di fili diversi per target diversi

– Full crossbar: tanti insiemi di fili quanti sono I target

– Partial crossbar: più di un insieme di fili, ma meno del numero totale di target

• Maggior numero di fili

• Prestazioni massime in caso di full crossbar (tante transazioni quanti sono i target)


Limitazioni del crossbar• Banda disponibile maggiore, ma frequenze di lavoro

limitate da problemi fisici (maggiore congestione, carico capacitivo maggiore, accoppiamento maggiore)

sel

I1I2I3

T1

BW = 3N

sel

T2

sel

T3


Altre limitazioni• Efficienza dei fili limitata

� Bus di richiesta e di risposta separati

� Assenza di separazione tra informazioni di controllo (header) e dati(payload)

• Flessibilità limitata� Strutture dei bus e interfacce specifiche

• Quality of Service (QoS) limitato� Impossibilità di gestione di diverse classi di traffico

• Consumo di potenza� Switching activity elevata a causa del gran numero di fili

Pdyn = ½ Cload f Vdd2

• Sensibilità al deadlock� Assenza di architetture regolari


Protocolli (1)

• Protocolli a basse prestazioni (STBus tipo 1, AMBA APB)– Semplice handshake (req/gnt o val/ack)

– Limitato set di operazioni supportate

– Basso costo

– Solitamente usato per accessi a registri

• Protocolli ad altre prestazioni (STBus tipo 2, AMBA AHB)– Split transaction

– Simmetria

– Ordine

– DMA, Coprocessori


Protocolli (2)

• Protocolli ad altissime prestazioni (STBus type 3, AMBA AXI)– Split transaction

– Asimmetria

– Disordine

– Usato da CPU avanzate e DMA multicanale


Vista software

• Programmabilità– Schemi di arbitraggio

– Mappa di memoria dei target

• Registri “memory mapped”

• Frequenza di programmazione relativamente bassa(inferiore a 200 MHz)


Sistemi di prossima generazione

• Maggiore capacità computazionaledelle IP

• Maggiore richiesta di banda delle IP

• Ridotto ritardo delle porte logiche, maggiore ritardo delle interconnessioni

• Effetti Deep Sub Micron (DSM)

• Il bottleneck sarà l’interconnect


Roadmap della tecnologia CMOS

� La tecnologia a 45 nm mostrerà limitazioni nelleinterconnessioni e effetti DSM

� Il ritardo dipropagazione saràdell’ordine di 120/130 ciclidi clock

� L’80% del critical path sarà dovuto al ritardo delleinterconnessioni


Concetto di Network on Chip

• Flexible and scalable on-chip packet switching micro-network�Approccio a strati (livello transporto, rete, data link, fisico)

�Pacchetto = header + payload

�wormhole routing (flit-based)

�Virtual channel/network (immunità al deadlock, QoS)


Topologie di NoC

Fat tree

1D Mesh2D Mesh

Ring

Torus Hypercube

Butterfly


Virtual Channel

Router 0 Router 1 Router 2

Router 3

Output A

Output BPacketα

Packetβ

� FIFO multiple per ogni porta� Contese ridotte sui link


Routing

� Source-based routing : il cammino (path) daseguire è codificato nel pacchetto stesso

� Destination-based (distributed) routing : ilpacchetto specifica la destinazione, il router determina il cammino da seguire�Deterministico: il path è sempre lo stesso�Adattativo: il path può variare a seconda delle

condizioni di traffico e/o di problemi HW�Routing casuale: path diversi vengono scelti per

bilanciare il carico della rete


Flow Control

• Store-and-forward: il router aspetta diricevere l’intero pacchetto prima dipropagarlo al successivo router

• Cut-through/wormhole: il router controllal’header, seleziona il path e inizia la propagazione immediatamente

• Handshake: val/ack o credit-based


Benefici del NoC (1)• Architettura modulare (NI, router, physical link)

�Scalabilità di banda e di sistema

• Ridotto numero di wire�Scalabilità di sistema

�Problemi di intergrazione fisica ridotti

�Maggiore frequenza operativa

• Alta flessibilità�Grazie alle NI e all’unico formato di pacchetto all’interno

della rete

• Alta wire efficiency�Grazie al multiplexing di header e payload e al multiplexing

del traffico di richiesta e risposta sullo stesso canale


Benefici del NoC (2)

• Maggiore banda disponibile (aggregate throughput) grazie ai router

• Possibilità di immunità al deadlock (in accordo alla teoria del channel dependency graph, CDG)

�Grazie a strutture piu’ regolari

No of routers

Individual throughput

No of routers

Aggregate throughput


Benefici del NoC (3)• Supporto del QoS

� grazie ai Virtual Channels (VC) che permettono digestire diverse classi di traffico

• Consumo di potenza ridotto�Grazie al ridotto numero di wire, alla ridotta switching

activity, al ridotto carico capacitivo

• Posisbilità di applicare tecniche avanzate grazie all’approccio a strati (modello ISO-OSI)�Comunicazione asincrona

�Comunicazione mesocrona

�Comunicazione seriale

NI

physical

data link

network

transport

application

router

physical link


Protocollo a strati• Transport Layer: responsabile per la

trasmissione di informazioniend-to-end

• Network Layer: responsabile per la trasmisisone di informazioni di routing (path, priority)

Payload

Payload Header

Transport

Network

Header


Deadlock

• Livelock: pacchetti in movimento senza mai avvicinarsialla destinazione finale

Deadlock: pacchetti in mutua attesa nella rete(dipendenze tra path nelchannel dependncy graph)

• Low level deadlock (topologia + routing)

• High level/protocol deadlock (protocolloend-to-

end)


Application Mapping (1)

1

2

10

11

…

Initiator IP/subsystem Target

0

NI Initiator

NI Target

Router


Application Mapping (2)

1

2

10

11

…

Initiator IP/subsystem Target

0

NI Initiator

NI Target

Router


Topologie a confronto: Link

0

50

100

150

200

250

8 10 12 14 16 18 20 22 24 26 28 30 32 34 36 38 40 42 44 46 48 50 52 54 56 58 60 62 64

RING

SPIDERGON

2D GRID


Topologie a confronto: Diametro

0

5

10

15

20

25

30

35

8 10 12 14 16 18 20 22 24 26 28 30 32 34 36 38 40 42 44 46 48 50 52 54 56 58 60 62 64

RING

SPIDERGON

2D GRID


Topologie a confronto: Latenza

Date post:	19-Feb-2021
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