Ecole Nationale des Sciences Appliquées de KhouribgaDépartement de Génie Electrique

TRAVAUX PRATIQUESVHDL-AMS

Mohamed Amine BOUKHAL - Tahar EL BAHRI

Encadré par : Pr. Ismail Lagrat

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Table des matières1 TP 1 : Le comportemental d’un schéma électrique 3

1.1 Le générateur de signal numérique . . . . . . . . . . . . . . . . . . . . 31.2 Convertisseur D/A : . . . . . . . . . . . . . . . . . . . . . . . . . . . 41.3 Le filtre RC : . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51.4 La description de Test-bench . . . . . . . . . . . . . . . . . . . . . . . 61.5 La simulation des différents signaux . . . . . . . . . . . . . . . . . . . 7

2 TP 2 : Boucle à verrouillage de phase (PLL) 82.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82.2 Détection d’évènements analogiques . . . . . . . . . . . . . . . . . . . 82.3 Principe de fonctionnement . . . . . . . . . . . . . . . . . . . . . . . 9

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Table des figures1 Montage a simulé . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32 Le générateur de signal numérique . . . . . . . . . . . . . . . . . . . . 33 Convertisseur D/A : . . . . . . . . . . . . . . . . . . . . . . . . . . . 44 Resistance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 Capacité . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56 Filtre RC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67 Test-bench . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68 Simulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79 Schéma fonctionnel d’une PLL de base . . . . . . . . . . . . . . . . . 810 Modèle idéale du comparateur à hystérésis . . . . . . . . . . . . . . . 811 Modes de fonctionnement d’une PLL . . . . . . . . . . . . . . . . . . 912 Structure du modèle de base du détecteur de phase . . . . . . . . . . 1013 Modèle VHDL-AMS du détecteur de phase analogique. . . . . . . . . 10

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1 TP 1 : Le comportemental d’un schéma électriqueL’objectif de ce tp est de se familiariser avec le language VHDL-AMS à travers

le logiciel hamster ainsi on va décrir le modéle comportemental de ce schéma :

Figure 1 – Montage a simulé

Pour faire la description comportemental de ce circuit on va commencer parchaque entité indépandament

1.1 Le générateur de signal numérique

Il sagit d’un FLIP-FLOP didié à la génération d’un signal numérique que l’on vaconvertir aprés.

Figure 2 – Le générateur de signal numérique

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1.2 Convertisseur D/A :

Il permet la conversion du signal numérique en un signal quasiment analogiqueà l’aide de comparateur.

Figure 3 – Convertisseur D/A :

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1.3 Le filtre RC :

Filtrer le signal délivré par le convertisseur D/A, on utilisera un filtre de lastructure RC.

Figure 4 – Resistance

Figure 5 – Capacité

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D’où on peut faire la liaison entre ces deux composantes en synthétisant un filtreRC :

Figure 6 – Filtre RC

1.4 La description de Test-bench

Il est indispensable de passer par test bench afin d’avoir une simulation.

Figure 7 – Test-bench

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1.5 La simulation des différents signaux

La simulation donne les figures suivantes :Le signal de sortie de générateur :FlipFlop +bleu.Le signal aux bornes de R +rouje.Le signal de sortie de filtre et du montage+vert.

Figure 8 – Simulation

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2 TP 2 : Boucle à verrouillage de phase (PLL)

2.1 Introduction

Les boucles à verrouillage de phase (Phase Locked Loop PLL) sont des circuitsintégrés très utilisés en électronique. Il s’agit donc comme leur nom l’indique d’unasservissement de phase dont le rôle est d’asservir la phase d’un oscillateur local àcelle d’un signal extérieur. On trouve une boucle à verrouillage de phase dans tousles équipements modernes.

Figure 9 – Schéma fonctionnel d’une PLL de base

-Les composants essentiels d’une PLL sont :Un détecteur ou comparateur de phase - phase detector.Un filtre de boucle passe-bas - low-pass filter.Un oscillateur commandé en tension - voltage controlled oscillator (VCO).

2.2 Détection d’évènements analogiques

Pour décrire un comparateur ou un convertisseur A/D, il est nécessaire de dé-tecter avec précision le franchissement des seuils de quantification par le signalanalogique d’entrée. La Figure IV.2 présente le comportement d’un comparateurà hystérésis de seuils V1 et V2 et de niveaux hauts et bas : Vdd et Vss.

Figure 10 – Modèle idéale du comparateur à hystérésis

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L’état initial du comparateur est déterminé par la description DC en fonction duniveau de la tension d’entrée par une simple instruction conditionnelle (formelle) :IF Ve< V2 THEN Vs= VssELSE Vs= Vdd END IF La description temporelle tientcompte du phénomèned’hystérésis et utilise l’opérateur délai pour connaître l’étatprécédent.

2.3 Principe de fonctionnement

Le principe du verrouillage de phase est de forcer le signal de sortie de l’oscilla-teur commandé en tension (ou en courant) uvco(t) à suivre le signal d’entrée ue(t).Ceci signifie que les deux signaux ont mêmes fréquences et une différence de phasesconstante. Lorsque la PLL n’est pas verrouillée, les deux signaux peuventavoir desfréquences différentes. Le détecteur de phase est réalisé d’une manière simple. Lesvaleurs des deux formes d’onde d’entrée sont multipliées par le gain du détecteur dephase :

V out(t) = gain.vin1(t).vin2(t)

upc(t) = Kd(φe˘φs) = Kdδφ

Le comparateur de phase fournit à sa sortie une tension u alternative dont la valeurmoyenne V donnée par un passe-bas est proportionnelle au déphasage entre Ve etVs. Il est caractérisé par un coefficient souvent noté Kc défini par :Kc= (valeur moyenne de la tension en sortie)/ (déphasage entre les signaux d’entrée)Ce signal est ensuite filtré pour générer une tension de commande, ou d’erreur, uc(t).Le filtre est un passe-bas d’ordre 1 (ceci fait que la PLL est unsystème asservi d’ordre2), passif ou actif, dont le but est d’extraire la valeur moyenne du signal upc(t) etainsi d’obtenir un signal de commande uc(t) propre.L’oscillateur commandé en tension est défini par une caractéristique fs (Vc) linéaire(du moins dans son domaine de fonctionnement) :

fs˘f0 = KvcoV c

Figure 11 – Modes de fonctionnement d’une PLL

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Figure 12 – Structure du modèle de base du détecteur de phase

Figure 13 – Modèle VHDL-AMS du détecteur de phase analogique.

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