(19) 한민 특허청(KR)
(12) 등 특허공보(B1)
(45) 공고 2011 11월01
(11) 등 10-1078949(24) 등 2011 10월26
(51) Int. Cl.
H04L 27/22 (2006.01)(21) 원 10-2010-0009866
(22) 원 2010 02월03
심사청 2010 02월03
(65) 공개 10-2011-0090211
(43) 공개 2011 08월10
(56) 행 술 사문헌
IEEE ELECTRONICS LETTERS Vol. 45 No. 24(2009.11.19)*
KR100226994 B1
KR1020010026678 A
*는 심사 에 하여 문헌
(73) 특허
울시립 학 산학 단
울 동 문 동 90 울시립 학 내
(72)
문규
울특별시 동 문 2동 삼 아 트101-1905
문
울특별시 동 문 문동 림e편한 상119-2102
(74) 리
특허 우
체 청 항 수 : 2 항 심사 : 병균
(54) ＢＰＳＫ 수신 상 천 한 ＱＰＳＫ 복 치
(57) 약
본 곱 합 식 합 식 I/Q 복 에 하여 BPSK 수신 상 천 하여
I/Q 역(Baseband) 신 경 리하지 않고, 역 경 크 ,
복 한 후 P/S 변 사 할 필 가 없도 , BPSK 수신 상 천 한 QPSK 복
치 그 에 한 것 다. 본 에 QPSK 복 치는, (0) (π) 상 천 갖는
진 신 변 RF 신 결합하는 합 식 하여 I 신 Q 신 복 하는 BPSK 수신 ; 상
(0) (π) 진 신 에 하여 가변 압 하여 주 0 π/2 상변 갖는
진 신 천 시키는 상 천 ; 상 I 신 상 Q 신 결합하여 QPSK 신 생 하는
QPSK 신 생 포함한다.
본 에 하 , BPSK 수신 합 식 는 낮 진 신 도 복 가 가능하 문에
곱 합 식 수신 에 비하여 비 측 에 리하 , 진 신 누 에 한 DC
offset 거 다. 그리고, 복 신 가 I/Q 신 포함하고 문에 복
후에 사 는 P/S 변 가 필 없는 다.
도 - 도1
등록특허 10-1078949
- 1 -
특허청
청 항 1
삭
청 항 2
삭
청 항 3
삭
청 항 4
삭
청 항 5
삭
청 항 6
(0) (π) 상 천 갖는 진 신 변 RF 신 결합하는 합 식
하여, 수신 클럭과 가변 압 상승 또는 하당 엣지 지연 차 , 상 가변 압에 한 상
천 에 삽 실 과 90도 상 차에 해 I 신 Q 신 복 하는 BPSK 수신 ;
상 (0) (π) 진 신 에 하여 가변 압 하여 주 0 π/2 상변 갖
는 진 신 천 시키는 상 천 (Phase Shifter);
상 I 신 상 Q 신 결합하여 QPSK 신 생 하는 QPSK 신 생 ;
포함하는 QPSK 복 치.
청 항 7
삭
청 항 8
삭
청 항 9
삭
청 항 10
BPSK 수신 상 천 포함하는 복 치 BPSK 수신 상 천 한 QPSK 복 ,
(a) 수신 변 RF 신 가 상 BPSK 수신 는 단계;
(b) 상 상 천 에 상 BPSK 수신 (0) 상 진 신 π/2 상 진 신 가
가 는 단계;
(c) 상 BPSK 수신 에 , 상 (0) 상 진 신 상 변 RF 신 가 결합 I 신 , 상
π/2 상 진 신 상 변 RF 신 가 결합 Q 신 에 해, 상 변 RF 신 클럭과 가변
압 상승 또는 하당 엣지 지연 차 , 상 가변 압에 한 상 상 천 에 삽 실
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과 90도 상 차에 해 I 신 Q 신 복 하는 단계;
(d) 상 I 신 상 Q 신 결합해 QPSK 신 생 하는 단계;
포함하는 BPSK 수신 상 천 한 QPSK 복 .
술 야
본 BPSK(binary phase shift keying) 수신 상 천 한 QPSK(quadrature phase shift[0001]
keying) 복 치 그 에 한 것 , 욱 하게는 곱 합 식 합 식 I/Q(In-
phase/Quadrature) 복 에 하여 BPSK 수신 상 천 하여 I/Q 역(Baseband) 신 경
리하지 않고, 역 경 크 , 복 한 후
P/S(parallel-to-serial) 변 (Converter) 사 할 필 가 없도 , BPSK 수신 상 천 한
QPSK 복 치 그 에 한 것 다.
경 술
재 무 통신 시스 , 크 , 가격 등 는 직 변 수신 (direct conversion[0002]
receiver) 채택하는 술에 한 한 연 가 진행 고 다.
재 지 연 고 는 곱 합 (multiplicative-mixing) 식 multi-port 수신 에 사[0003]
하는 합(additive-mixing) 식 한 직 변 수신 는 합 parallel-to-
serial(P/S) 변 (converter) 지 I/Q 신 경 가 리 어 다.
다시 말해, QPSK 신 동 검 변 신 90도 상 차 갖는 상 다 [0004]
진(LO:Local Oscillator) 신 상 시 [1, 1] 심볼과 한 비슷한 값 결 하게 다. 후
P/S 변 가 심볼 비트(bit) 값 꾸어 원래 역 진 복원하게 다.
어, QPSK 변 신 수신하 해 진 신 에 I/Q 신 생 하고, I/Q 신 리하여 I/Q[0005]
각각 경 에 합 하여 변 신 복 한다.
라 , 래 QPSK 복 에 어 I/Q 역(Baseband) 신 경 리하여 진행할 경우, 직 변 수[0006]
신 채택하여 크 가격 등 향상시키고 하는 경향에 해가 는 고
다.
또한, 낮 주 수 역에 크 가 매우 커 CMOS 공 어 고, 그에 라 변 실과 비[0007]
가 단 다.
내
해결하 는 과
술한 문 해결하 한 본 , 곱 합 식 합 식 I/Q 복 에 하여[0008]
BPSK 수신 상 천 하여 I/Q 역(Baseband) 신 경 리하지 않고, 역 경
크 , 복 한 후 P/S 변 사 할 필 가 없도 , BPSK 수
신 상 천 한 QPSK 복 치 그 공함에 다.
과 해결 수단
술한 달 하 한 본 에 QPSK 복 치는, (0) (π) 상 천 갖는 [0009]
진 신 변 RF 신 결합하는 합 식 하여 I 신 Q 신 복 하는 BPSK 수신 ; 상
(0) (π) 진 신 에 하여 가변 압 하여 주 0 π/2 상변 갖는
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진 신 천 시키는 상 천 ; 상 I 신 상 Q 신 결합하여 QPSK 신 생 하는
QPSK 신 생 포함한다.
또한, 상 BPSK 수신 는 공통 스 공통 게 트 능동 룬, 상과 진폭 차 한 [0010]
폭 , 상 진 신 상 변 RF 신 결합하 한 RF 결합 , 검 하 한
검 포함한다.
또한, 상 상 천 는 상 가변 압에 가 는 주 신 주 동안에 (0) 상 진 신[0011]
생시키고, 지 주 동안에 π/2 상 진 신 생시킨다.
또한, 상 BPSK 수신 는 상 진 신 0 상 상 I 신 복 하고 π/2 상 상 Q[0012]
신 복 한다.
또한, 상 상 천 에 가변 압 가 는 주 신 주 는 고 압 크 는 90도[0013]
상 진 신 생시키는 압 크 갖는다.
또한, 상 상 천 는 컨 , 2.6 고 께가 0.5 mm 에 수 다.[0014]
또한, 상 BPSK 수신 는 상 I 신 상 Q 신 복 할 수신 클럭과 가변 압 상승 또[0015]
는 하당 엣지 지연 차 , 상 가변 압에 한 상 상 천 에 삽 실 과 90도 상
차가 어야 한다.
또한, 상 상 천 는 심 주 수가 2.4 GHz, 역폭 200 MHz 내에 주 수 가변 260도 상 삽[0016]
실 변 는 1.1 dB 내 다.
그리고, 상 상 천 는 주 수 2.45 GHz에 상 차 1.8도, 크 차 0.37 dB 내 할 수[0017]
다.
한편, 술한 달 하 한 본 에 QPSK 복 , BPSK 수신 상 천 포함하는[0018]
복 치 BPSK 수신 상 천 한 QPSK 복 , (a) 수신 변 RF 신 가
상 BPSK 수신 는 단계; (b) 상 상 천 에 상 BPSK 수신 (0) 상 진 신
π/2 상 진 신 가 가 는 단계; (c) 상 BPSK 수신 에 , 상 (0) 상 진
신 상 변 RF 신 가 결합 I 신 , 상 π/2 상 진 신 상 변 RF 신 가 결합
Q 신 복 하는 단계; (d) 상 I 신 상 Q 신 결합해 QPSK 신 생 하는 단계 포함한다.
또한, 상 (a) 단계는, 상 수신 변 RF 신 폭 (Buffer Amplifier) 통해 상과 진폭 [0019]
차 게 다.
또한, 상 (b) 단계는 상 상 천 가 가변 압에 가 는 주 신 주 동안에 (0) 상[0020]
진 신 생시키고, 지 주 동안에 π/2 상 진 신 생시 상 BPSK 수신
가하게 다.
또한, 상 (b) 단계에 , 상 상 천 에 가변 압 가 는 주 신 주 는 고[0021]
압 크 는 90도 상 진 신 생시키는 압 크 갖는다.
그리고, 상 (c) 단계는, 상 변 RF 신 클럭과 가변 압 상승 또는 하당 엣지 지연 차 , 상[0022]
가변 압에 한 상 상 천 에 삽 실 과 90도 상 차에 해 상 I 신 상 Q
신 복 하게 다.
과
본 에 하 , BPSK 수신 합 식 는 낮 진 신 도 복 가 가능하 문에[0023]
곱 합 식 수신 에 비하여 비 측 에 리하 , 진 신 누 에 한 DC
offset 거 다. 그리고, 복 신 가 I/Q 신 포함하고 문에 복
후에 사 는 P/S 변 가 필 없는 다.
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도 간단한
도 1 본 실시 에 QPSK 복 치 개략 타낸 도 다.[0024]
도 2는 본 에 BPSK 수신 타낸 도 다.
도 3 도 2 각 드에 에 한 Transient 시뮬 결과 타낸 도 다.
도 4는 본 실시 에 BPSK 수신 상 천 한 QPSK 복 하 한 동
도 다.
도 5는 본 실시 에 상 천 Varactor 압에 상 상 변 삽 실 결과
타낸 도 다.
도 6 본 실시 에 상 천 에 주 수 변 에 상 상 변 삽 실 측 결과
타낸 도 다.
도 7 본 실시 에 상 천 타낸 도 다.
도 8 본 에 QPSK 복 치 측 경 타낸 도 다.
도 9는 본 실시 에 BPSK 수신 측 한 QPSK 변 스 트럼 타낸 도 다.
도 10 본 실시 에 QPSK 복 치 타낸 도 다.
실시하 한 체 내
본 과 술 그에 과에 한 한 사항 본 에 첨 도[0025]
에 거한 하 상 한 에 해 보다 하게 해 것 다. 하, 첨 도 참 하여 본 에
실시 상 하게 한다.
도 1 본 실시 에 QPSK 복 치 개략 타낸 도 다.[0026]
도 1 참 하 , 본 에 QPSK 복 치(100)는, CMOS 공 에 칩(On-Chip) 수 고, (0)[0027]
(π) 상 천 갖는 진 신 변 RF 신 결합하는 합 식 하여 I 신
Q 신 복 하는 BPSK 수신 (CMOS Four-Port Receiver)(110); (0) (π) 진 신 에 하
여 가변 압 하여 주 0 π/2 상변 갖는 진 신 천 시키는 상 천
(Phase Shifter)(120); I 신 Q 신 결합하여 QPSK 신 생 하는 QPSK 신 생 (130) 포함한
다.
여 , BPSK 수신 (110)는 도 2에 도시 같 공통 스(Common Source) 공통 게 트(Common Gate)[0028]
능동 룬(Active Balun)(210), 상과 진폭 차 한 폭 (Buffer
Amplifier)(220), 진 신 변 RF 신 결합하 한 RF 결합 (RF Combiner)(230), 검
하 한 검 (Power Detector)(240) 포함한다. 도 2는 본 에 BPSK 수신
타낸 도 다.
, (0) (π) 상 갖는 진 신 만들 하여 single-to-differential 변 가 필[0029]
하다.
또한, 포 on-chip 능동 룬(210) 특 낮 주 수 역에 크 가 매우 커[0030]
CMOS 공 에 어 고 변 실과 비 가하는 단 어 off-chip 하지만
본 에 는 능동 룬(210) CMOS 공 에 on-chip 하 하여 능동 하여 하 다.
에 가 는 진 신 는 공통 스 공통 게 트 능등 룬(210) 통해 CMOS four-[0031]
port 수신 에 가 다.
능동 한 능동 룬(210) 포 한 룬에 비하여 상과 크 차가 상 크[0032]
문에 본 에 는 룬에 생하는 차 해 룬 뒷단에 폭 (220) 연결하여 상과
진폭 차 한 도 하 다.
또한, BPSK 수신 (110)는 CMOS 과 동 역 가지 , 진 신 0 상 I[0033]
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신 복 하고 π/2 상 Q 신 복 한다.
도 3 도 2 각 드에 에 한 Transient 시뮬 결과 타낸 도 다. 본 에 CMOS[0034]
four-port 수신 동 역 능동 룬(210) 동 역폭에 한 다. 또한, 포 사 하는
multi-port 수신 달리 본 에 CMOS four-port 수신 는 변 신 진 신 가 결
합할 에 비 필 하다. 시뮬 결과에 CMOS four-port 수신 체 는 14.21
mW , 각 블럭 비 다 1과 같다.
1
블럭 (Block Name)[0035] 비(Power Consumption)[mW]
폭 (LO Buffer amplifier) 4.06
능동 룬(Active Balun) 5.76
RF 결합 (RF Combiner) 2.88
어스 (Bias Circuit) 1.44
검 (Power Detector) 0.07
비(Total consumption) 14.21
도 1에 , 상 천 (120)는 개 동 한 사 단 피 스 변 브랜치 (branch line) 하[0036]
브리드에 연결한 식 , 단 는 병 항 Rp 직 공진 어 다.
상 천 (120) 주 수에 한 상 상 변 가능한 크게 가 가 하여 포트 피 스 비 rz = 4,[0037]
그리고 Rp 값 계산하여 하 다. 직 공진 에 사 varactor 다 드는 Cv,min = 1.6 pF
(5 V), Cv,max = 8 pF (0 V), 그리고 Rs = 0.5 Ω 특 갖는 Toshiba 사 Silicon Epitaxial planar 타
사 하 다.
상 천 (120) 가변 압 하여 주 {0, π/2} 상변 갖는 진 신 생한 후[0038]
RF 포트에 변 신 가 가 , varactor 가변 압에 가 는 주 신 주 동안 {0} 상
진 신 가 생 고, 지 주 동안 {π/2} 상 진 신 가 생한다. 주 생
하는 진 신 {0} 상 I 신 복 하고 {π/2} 상 Q 신 복원하여 I/Q 신 가 복
는 다. 상 천 (120) 가변 압에 가 는 주 신 주 는 고,
압 크 는 진 에 90도 상 생하는 압 크 다. 라 I/Q 수신하는 시간
수신 에 비해 어들어 SNR 상 3 dB 하가 생한다.
본 에 QPSK 복 치(100) 에 한 QPSK 신 복원 결 하는 는 TX 클럭[0039]
(clock)과 varactor 가변 압 상승( 하강) 에지 delay 차가 어야 하고, varactor 가변
압에 한 상 천 에 삽 실 변 과 90도 상 차가 어야 한다.
하, 도 4 참 하여 본 에 QPSK 복 치 동 에 하여 한다.[0040]
도 4는 본 실시 에 BPSK 수신 상 천 한 QPSK 복 하 한 동 [0041]
도 다.
도 4 참 하 , 수신 변 RF 신 가 BPSK 수신 (110) 다(S410).[0042]
, 수신 변 RF 신 는 폭 (220) 통해 상과 진폭 차 게 다.[0043]
어, 상 천 (120)에 BPSK 수신 (110) (0) 상 진 신 π/2 상 진 신 가[0044]
가 다(S420).
, 상 천 (120)는 가변 압에 가 는 주 신 주 동안에 (0) 상 진 신[0045]
생시키고, 지 주 동안에 π/2 상 진 신 생시 BPSK 수신 (110) 가하게 다.
또한, 상 천 에 가변 압 가 는 주 신 주 는 고 압 크 는 90도 상[0046]
진 신 생시키는 압 크 갖는다.
또한, 상 천 (120)는 컨 , 2.6 고 께가 0.5 mm 에 수 다. 도 5는 본[0047]
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실시 에 상 천 Varactor 압에 상 상 변 삽 실 결과 타낸
도 다. 도 5에 , 압 0 V에 5 V 지 변 시 rz =4, Rs =82 Ω , 177 상 변 , 삽
실 1.43 dB에 1.0 dB 변 가 측 었다.
또한, 상 천 (120)는 도 6 통해 심 주 수가 2.4 GHz, 역폭 200 MHz 내에 주 수 가변 260도 [0048]
상 삽 실 변 는 1.1 dB 내 다. 도 6 본 실시 에 상 천 에 주 수 변 에
상 상 변 삽 실 측 결과 타낸 도 다. 도 6에 dot line 상 상 변 타내
고, solid line S21 타낸다.
그리고, 상 천 (120)는 도 7에 도시 같 주 수 2.45 GHz에 상 차 1.8도, 크 차[0049]
0.37 dB 내 할 수 다. 도 7 본 실시 에 상 천 타낸 도 다.
, 도 7 주 수 2.45 GHz에 시간 역에 측 한 상 천 , 측 86100C
digital communications analyzer 8110A pulse generator 하 , 2.45 GHz 주 수에 측
상과 크 차는 각각 1.8 , 0.37 dB 내 다.
도 8 본 에 QPSK 복 치 측 경 타낸 도 다. 도 8에 도시 같 RF 신 LO[0050]
신 동 하 하여 상 천 사 하 다. 또한 VRF + VLO VRF - VLO 차
하 하여 AD8138 하여 아 그 하 다.
한편, BPSK 수신 (110)에 , (0) 상 진 신 변 RF 신 가 결합 I 신 , π/2 상[0051]
진 신 변 RF 신 가 결합 Q 신 복 한다(S430).
, 변 RF 신 클럭과 가변 압 상승 또는 하당 엣지 지연 차 , 가변 압에 한 상 천[0052]
에 삽 실 과 90도 상 차에 해 I 신 Q 신 복 하게 다.
어, QPSK 신 생 (130)가 I 신 Q 신 결합해 QPSK 신 생 한다(S440).[0053]
도 9는 본 실시 에 BPSK 수신 측 한 QPSK 변 스 트럼 타낸 도 다. , 도 9[0054]
는 E4438C VSA 한 QPSK 신 한 주 수 2.4 GHz에 20 Mbps 변 스 트럼 타낸 것 ,
변 신 하여 안한 검 하 다. 측 결과 도 10에 수신 듈 주 수 2.4
GHz에 QPSK 10 Mbps 지 복 하 다. 복 에 측 I/Q 신 상과 진폭
합 상 천 (120) 진폭 상 합에 한 결과 다. 측 결과는 시물 결과 비 할
매우 사한 결과 하 다. 2는 I/Q수신 본 에 BPSK 수신 단 비 하
다. 여 , 도 10 본 실시 에 라 주 수 2.4 GHz, RF & LO power = -20 dBm, data rate
20 Mbps 측 QPSK 복 치 타낸 도 다.
2
[0055] Proposed Receiver Conventional
I/Q Receiver
Conventional
six-port
비 Good Bad Excellent
복 Excellent Bad Bad
Bad Good Good
SNR Bad(-3dB) Good Good
낮 LO Excellent Bad Excellent
도 10과 같 본 에 QPSK 복 치(100)에 2.4 GHz RF 주 수에 10 Mbps (20 Mbps) 지[0056]
QPSK 신 가 복 하 다. 또한 상 천 (120) I/Q 변 도 개 시킬 수 다 복 는
보다 가시킬 수 다. 에 비해 본 에 는 3 dB SNR 하가 에도
하고, I/Q baseband 신 경 공 할 수 , P/S 변 가 필 없어 multi-port 수신 에
비하여 가 간단해지는 다.
술한 같 본 에 하 , 곱 합 식 합 식 I/Q 복 에 하여 BPSK 수신[0057]
상 천 하여 I/Q 역(Baseband) 신 경 리하지 않고, 역 경 크
, 복 한 후 P/S 변 사 할 필 가 없도 , BPSK 수신 상 천
한 QPSK 복 치 그 실 할 수 다.
등록특허 10-1078949
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본 하는 술 야 당업 는 본 그 술 사상 필수 특징 변경하지 않고 다 [0058]
체 태 실시 수 므 , 상에 술한 실시 들 든 에 시 것 한 것
아닌 것 해해야만 한다. 본 는 상 상 한 보다는 후술하는 특허청 에 하여
타내어지 , 특허청 미 그리고 그 등가개 도 는 든 변경 또는 변 태
가 본 에 포함 는 것 해 어야 한다.
산업상 가능
본 , 곱 합 식 multi-port 수신 에 사 하는 합 식 한 직 변[0059]
수신 에 할 수 다.
또한, 수신 RF 신 에 하여 I/Q 역(Baseband) 신 경 리하는 QPSK 복 에 할 수 다.[0060]
100 : QPSK 복 치 110 : BPSK 수신[0061]
120 : 상 천 130 : QPSK 신 생
210 : 능동 룬 220 : 폭
230 : RF 결합 240 : 검
도
도 1
등록특허 10-1078949
- 8 -
도 2
도 3
등록특허 10-1078949
- 9 -
도 4
도 5
등록특허 10-1078949
- 10 -
도 6
도 7
등록특허 10-1078949
- 11 -
도 8
도 9
등록특허 10-1078949
- 12 -
도 10
등록특허 10-1078949
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