Download - T E K N I K D I G I T A L I I

T E K N I K D I G I T A L I I

i

KATA PENGANTAR

Puji Syukur kami panjatkan ke hadirat Allah SWT karena atas rahmat dan

karuniaNya-lah kami dapat menyelesaikan sebuah buku Elektronika Digital yang kami

beri judul “Elektronika Digital II” tepat pada waktunya.

Buku ini berisi materi – materi elektronika digital khususnya mengenai

rangkaian sekuensial yang dipelajari selama semester 2 di Politeknik Negeri Bandung.

Tujuan pembuatan buku ini tak lain untuk mempermudah mahasiswa/i dalam

memahami konsep dasar Elektronika Digital dan juga untuk memenuhi tugas akhir

semester 2 ini.

Semoga dengan adanya buku ini dapat memberikan manfaat dan kemudahan

dalam kegiatan belajar mengajar khususnya pada mata kuliah Elektronika Digital. Kami

menyadari bahwa buku ini masih jauh dari sempurna. Untuk itu, kami mohon maaf

yang sebesar ‐ besarnya serta kami menunggu saran dan kritik yang membangun dari

para pembaca.

Terima Kasih.

Bandung, Juni 2014

Penulis,

Marjan Maulataufik Rizki Hefzhan Desmawan

NIM. 131344014 NIM. 131344027

T E K N I K D I G I T A L I I

ii

DAFTAR ISI

KATA PENGANTAR ................................................................................................... i

DAFTAR ISI ................................................................................................................ ii

BAB I FLIP – FLOP ..................................................................................................... 1

1.1 Pengertian ................................................................................................... 1

1.2 Clock .......................................................................................................... 1

1.3 Timming Diagram ....................................................................................... 1

1.4 Jenis Flip – Flop .......................................................................................... 2

1.5 Latihan ........................................................................................................ 8

1.6 Praktikum.................................................................................................... 9

BAB II BINARY COUNTER ..................................................................................... 11

2.1 Counter Asinkron ...................................................................................... 13

2.2 Counter Sinkron ........................................................................................ 18

2.3 Programmable Counter dan Programmable Self Stopping ......................... 29

2.4 Cascading Counter .................................................................................... 31

2.5 Latihan ...................................................................................................... 32

2.6 Praktikum.................................................................................................. 32

BAB III APLIKASI RANGKAIAN ............................................................................ 37

3.1 Rangkaian Jenis Mealy .............................................................................. 37

3.2 Rangkaian Jenis Moore ............................................................................. 46

3.3 Rangkaian Pembagi/Pengali Frekuensi ...................................................... 48

3.4 Latihan ...................................................................................................... 49

3.5 Praktikum.................................................................................................. 50

BAB I

FLIP – FLOP

T E K N I K D I G I T A L I I | F L I P – F L O P

1

BAB I FLIP – FLO P

1.1 Pengertian

Flip – flop adalah rangkaian digital yang memiliki kondisi ouput (Q)

yang selalu berlawanan dengan kondisi output yang lainnya (𝑄 ) atau biasa

disebut toggle. Ada beberapa kondisi yang selalu terjadi dalam rangkaian Flip

Flop, yaitu :

Set/preset

Set/preset yaitu kondisi Flip Flop yang memenuhi syarat sebagai

berikut :

𝑄 = 1

𝑄 = 0

Reset/clear

Reset/clear yaitu kondisi yang berkebalikan dari kondisi set, yaitu

yang memenuhi syarat sebagai berikut :

𝑄 = 0

𝑄 = 1

Memory

Memory yaitu kondisi dimana output tidak berubah dari output

sebelumnya :

𝑄 = 𝑄′

𝑄 = 𝑄 ′

Avoid/Forbbiden

Avoid/Forbbiden yaitu kondisi yang harus dihindari karena tidak

sesuai dengan definisi dari flip – flop itu sendiri, contoh sebagai berikut :

𝑄 = 1

𝑄 = 1

Adapun simbol umum dari Flip Flop tersebut, seperti berikut :

Preset

Clear

D Q

𝑄 Clock

Gambar 1. 1 Simbol umum Flip - Flop


1

1.2 Clock

Clock adalah triger yang merupakan sinyal pulsa yang diberikan pada

flip – flop untuk memicu agar flip – flop dapat bekerja.

Ada 4 macam clock, diantaranya:

a. Clock aktif pada kondisi “1”

b. Clock aktif pada kondisi “0”

c. Clock aktif pada saat kondisi naik (rising edge)

d. Clock aktif pada saat kondisi turun (falling edge)

1.3 Timing Diagram

Timing diagram adalah sebuah diagram yang menunjukan sinyal pulsa

input dan output yang bertujuan untuk menganalisa kinerja dari suatu rangkaian,

khususnya flip flop.


2

1.4 Jenis Flip – Flop

Ada beberapa jenis Flip – Flop, diantaranya :

1. RS Latch Flip Flop

RS flip-flop adalah rangkaian dasar flip-flop dengan menggunakan

beberapa gerbang dasar. Terdapat 2 jenis gerbang yang digunakan sebagai

dasar dari rangkaian ini, yaitu seperti berikut :

Dengan tabel kebenaran seperti berikut :

INPUT OUTPUT

S R 𝑄 𝑄

0 0 𝑄 𝑄

0 1 0 1

1 0 1 0

1 1 AVOID

Untuk rangkaian RS Latch Flip Flop yang dilengkapi dengan Gate seperti

berikut :

INPUT OUTPUT

S R 𝑄 𝑄

0 0 AVOID

0 1 0 1

1 0 1 0

1 1 𝑄 𝑄

Gambar 1.2 RS Latch FF NOR Gambar 1.3 RS Latch FF NAND

Tabel 1. Untuk gambar 1.2 Tabel 2. Untuk gambar 1.3

Gambar 1.4 Rangkaian RS FF dengan NAND dan NOR gate


3

Tabel Kebenaran dari rangkaian diatas adalah seperti berikut :

2. D Latch Flip Flop

D Latch Flip – Flop yaitu salah satu jenis flip – flop yang memiliki 1

input (D) dan outputnya akan mengikuti input D yang diberikan, maka dari

itu jenis flip – flop ini lebih sering digunakan untuk rangkaian counter.

Tabel kebenaran dari rangkaian diatas adalah seperti berikut :

INPUT OUTPUT

ENABLE/CLOCK S R Q(t+1)

0 X X Q(t)

1 0 0 Q(t)

1 1 0 1

1 0 1 0

1 1 1 AVOID

INPUT OUTPUT

Clock D Q(t+1)

0 X Q(t)

1 0 0

1 1 1

Gambar 1.5 Rangkaian sederhana D Latch FF


4

3. Master Slave D Flip Flop (MS D FF)

Master Slave D FF yaitu salah satu jenis flip – flop yang

dikembangkan dari jenis sebelumnya yaitu D FF, master slave flip – flop

menggunakan 2 D flip – flop dengan master sebagai flip – flop utamanya

dan slave sebagai flip – flop kedua yang inputan nya didapat dari output

master, sehingga pada dasarnya tabel kebenaran dari MS FF sama seperti

tabel kebenaran D FF.

Ada 4 jenis Master Slave D Flip Flop yang ditinjau dari input clock nya,

diantaranya :

a. Master Slave D Flip Flop yang aktif pada kondisi clock high level.

b. Master Slave D Flip Flop yang aktif pada kondisi clock low level.

INPUT OUTPUT

Clk D 𝑄(𝑡+1)

0 X 𝑄(𝑡)

1 0 0

1 1 1

Gambar 1.7 simbol MS D FF dengan clock high level

Gambar 1.8 simbol MS D FF dengan clock low level

Gambar 1.6 Rangkaian sederhana MS D FF


5

c. Master Slave D Flip Flop yang aktif pada kondisi clock sisi naik (raising

edge).

D = Input

Qm = Output Master.

Qs = Output Slave.

* : kondisi awal disebut initial state.

Gambar 1.9 Rangkaian sederhana MS D FF dengan clock raising edge


6

d. Master Slave D Flip Flop yang aktif pada kondisi clock sisi turun (falling

edge).

Gambar 1.10 Rangkaian sederhana MS D FF dengan clock falling edge


7

4. JK Flip Flop

JK Flip – Flop yaitu salah satu jenis flip – flop yang dikembangkan

dari D FF selain MS FF, JK flip – flop merupakan flip – flop yang paling

lengkap (sempurna) karena memiliki 4 variasi output (Memory, SET,

CLEAR, Toggle). Berikut rangkaian dan tabel kebenarannya :

Berikut tabel kebenaran dari JK Flip – Flop :

Dari tabel kebenaran diatas, dapat dilihat bahwa output akan

memory ketika keadaan input clock atau JK nya berlogik “0”, kemudian

dapat dilihat juga output akan SET atau CLEAR ketika input J berlogik “1”

atau “0” atau dalam hal ini output akan mengikuti input J.

INPUT OUTPUT

Clk J K 𝑄(𝑡+1) 𝑄(𝑡+1)

0 X X 𝑄(𝑡) 𝑄(𝑡)

Memory

0 0 𝑄(𝑡) 𝑄(𝑡)

0 1 0 1 CLEAR

1 0 1 0 SET

1 1 𝑄(𝑡) 𝑄(𝑡) Toggle

Gambar 1.11 Rangkaian sederhana JK FF


8

5. Toggle Flip Flop

Toggle flip – flop juga termasuk dalam kategori perkembangan dari

D FF. T FF ini hanya memiliki dua keadaan (memory dan toggle).

Berikut tabel kebenaran dari Toggle FF :

INPUT OUTPUT

Clk T 𝑄(𝑡+1) 𝑄(𝑡+1)

0 X 𝑄(𝑡+1) 𝑄(𝑡+1)

Memory

0 𝑄(𝑡+1) 𝑄(𝑡+1)

1 𝑄(𝑡+1) 𝑄(𝑡+1) Toggle

1.5 Latihan

1. Apa yang dimaksud dengan Flip Flop?

2. Apa perbedaan dari RS Latch FF (NOR) dengan RS Latch FF (NAND)?

3.

Dari rangkaian diatas, diberikan R = 1 dan S = 0 dengan clock dalam

keadaan 1 maka output dari rangkaian tersebut akan berlogik? Sertakan pula

output disetiap gerbangnya!

4. Sebutkan macam – macam dari Master Slave Flip Flop yang ditinjau dari

input clocknya? Jelaskan perbedaannya!

5. Sebutkan aplikasi apa saja yang menggunakan flip – flop jenis master slave?

Gambar 1.12 Rangkaian sederhana T FF


9

1.6 Praktikum

Buatlah rangkaian RS Latch Flip Flop (NOR) diatas protoboard dari

skema berikut :

Kemudian analisis output dari rangkaian diatas dengan menggunakan

LED sebagai indikator seperti berikut :

Buatlah rangkaian RS Latch Flip Flop (NAND) diatas protoboard dari

skema berikut kemudian analisa outputnya :

Buatlah rangkaian D Latch Flip Flop diatas protoboard dari skema

berikut kemudian analisa outputnya :

Ket : IC 7406 (buffer) yaitu sebagai open collector yang berfungsi sebagai penstabil

jumlah arus yang masuk yang dibutuhkan oleh LED

sehingga tidak cepat rusak.


10

Buatlah rangkaian RS Latch Flip Flop dengan gate diatas protoboard dari

skema berikut kemudian analisa outputnya dan jelaskan perbedaan pada

analisis data :

Buatlah rangkaian Clock Generator diatas protoboard dari skema berikut

kemudian analisis outputnya dengan mengubah nilai resistansi pada

potensiometer :

Buat kesimpulan dari masing – masing percobaan!

BAB II

BINARY COUNTER

T E K N I K D I G I T A L I I | B I N A R Y C O U N T E R

11

BAB II BINARY COUNTER

Binary Counter merupakan rangkaian penghitung. Agar output toggle maka

Input D harus dihubungkan ke 𝑄 dan jika pada JK FF maka input harus diberi kondisi

set atau kedua input diberi logik “1”. Dalam counter juga terdapat istilah

modulus/modulo yaitu bilangan counter paling tinggi yang bisa dihasilkan oleh sebuah

counter, ditentukan oleh banyak jumlah kombinasi ouputnya. Secara sederhana

Modulus Counter dapat ditentukan dengan rumus 2n-1, dengan n adalah jumlah flip-flop

yang digunakan, contoh Modulus 16 berarti rangkaian yang dapat menghitung hingga

24-1 = 15(10). Berikut simbol dari Binary Counter :

Counter memiliki 2 jenis, diantaranya :

1. Up Counter

Up counter merupakan rangkaian penghitung naik. Misalnya: 0, 1, 2, ...

dst. Berikut rangkaian dari up counter :

Gambar 2.1 Simbol Binary Counter D FF 1 bit

Gambar 2.3 Rangkaian Counter D FF 2 bit/modulus 4

Gambar 2.2 Binary Counter JK FF 2 bit


12

2. Down Counter

Down Counter merupakan kebalikan dari up counter yaitu rangkaian

penghitung turun. Misalnya : ..., 5, 4, 3, ... dst. Berikut rangkaian dari down

counter :

Gambar 2.4 Rangkaian counter D FF 2 bit/modulus 4


13

2.1 Counter Asinkron

A. Counter Asinkron

Counter asinkron yaitu salah satu counter yang dapat dilihat dari

hubungan input dan mempunyai pengaruh mutlak terhadap outputnya, contoh

yang termasuk input asinkron yaitu : Preset/Set, Clear/Reset. Pada counter

asinkron kita dapat membuat output sesuai keinginan kita, misalkan kita dapat

membuat modulus/modulo 5, 6, 9, 10, atau bilangan yang ≠ 2n. Berikut contoh

rangkaian dari counter asinkron modulus 6:

Cara kerja dari rangkaian itu yaitu ketika clock diberi pulsa high “1”,

maka counter akan mulai menghitung dari 0 sampai ke 7, akan tetapi disini kita

ingin counter agar menghitung 0 – 5, maka pada input clear ke tiga flip flop

dipasang 1 buah gerbang NAND agar ketika pada posisi 6 “110”, output akan

diclear dan kembali lagi ke 0. Kita lihat timing diagram berikut :

Garis - - - - disebut Glitch, artinya keadaan sesaat dari pulsa.

Gambar 2.5 Rangkaian Up counter asinkron modulus 6


14

Bisa dilihat dari timing diagram diatas, pada saat sinyal clock ke 6 dia

akan muncul sesaat, akan tetapi tidak akan terlihat dengan mata. Jadi, angka 6

tetap muncul meskipun kita clear di posisi 6.

Jika pada counter down, maka yang diclear yaitu Q1, karena ketika

menghitung dari 0 – 7 kemudian pada saat “111” kita clear Q1, maka akan

menghasilkan output “101” atau 5.

B. In dan Out Counter

In counter yaitu counter yang menghitung bilangan genap saja. Cara nya

yaitu dengan menambahkan “ground” sebagai salah satu output (Q).

Q2 Q1 Q0

0 0 0

0 0 1

0 1 0

0 1 1

1 0 0

1 0 1

1 1 0

Q2 Q1 Q0

0 0 0

1 1 1

1 0 1

1 0 0

0 1 1

0 1 0

0 0 1

Q2 Q1 Q0 X

0 0 0 0 0

0 0 1 0 2

0 1 0 0 4

0 1 1 0 6

1 0 0 0 8

.. .. .. 0 ..


15

Out counter yaitu counter yang menghitung bilangan ganjil saja. Caranya

yaitu dengan menambahkan “VCC” sebagai salah satu output (Q).

C. Up/Down Counter Asinkron

Up/Down Counter Asinkron yaitu rangkaian counter asinkron yang dapat

diatur apakah bekerja sebagai up counter atau down counter dengan sebuah

pengontrol. Untuk membuat rangkaian up/down counter asinkron, kelebihan

gerbang Ex-OR dapat digunakan pada rangkaian counter. Lihat tabel kebenaran

dari gerbang Ex-OR berikut :

Bisa kita lihat dari tabel kebenarannya, jika salah satu input gerbang Ex-

OR dijadikan sebagai pengontrol maka :

Ketika kita beri logik “0”, maka F = A.

Ketika kita beri logik “1”, maka F = 𝐴

Q2 Q1 Q0 X

0 0 0 1 1

0 0 1 1 3

0 1 0 1 5

0 1 1 1 7

1 0 0 1 9

.. .. .. 1 ..

Tabel 2.7 Tabel kebenaran gerbang Ex-OR

P A F

0 0 0

1 1

1 0 1

1 0

Gambar 2.6 Simbol gerbang Ex-OR


16

Berikut rangkaian dengan menerapkan gerbang Ex-OR :

Salah satu input nya kita jadikan sebagai pengontrol atau mode yang

mengongtrol apakah rangkaian counter tersebut bekerja sebagai up counter atau

down counter. Pengontrol tersebut kita buat dengan menggunakan push button,

push button dibagi menjadi 2 jenis :

Push button Normally Open

Push button jenis ini yaitu ketika ditekan dia akan aktif, sebaliknya

jika tidak ditekan dia tidak akan aktif (open).

Push button Normally Close

Push button jenis ini yaitu kebalikan dari push button NO, ketika

ditekan dia tidak akan aktif, sebaliknya jika tidak ditekan dia aktif

(close).

Pada rangkaian ini kita memakai push button jenis NO (normally open),

jadi ketika dia ditekan maka pengontrol (salah satu input Ex-OR) akan menerima

logik “0”, dengan otomatis output dari Ex-OR = 𝑄0. Sebaliknya ketika push

button tidak ditekan maka pengontrol akan menerima logik “1” dari VCC,

dengan otomatis output dari Ex-OR = 𝑄0 .

Timing diagram dari rangkaian diatas adalah sebagai berikut :

Gambar 2.8 Rangkaian up/down counter


17

Bisa kita lihat dari timing diagram diatas, ketika :

Mode/pengontrol berlogik “0”, maka FF-1 akan aktif (toggle) pada transisi

naik dari output Ex-OR = 𝑄0. Jadi bisa diambil kesimpulan, ketika

mode/pengontrol berlogik “0”, counter akan berfungsi sebagai down

counter.

Mode/pengontrol berlogik “1”, maka FF-1 akan aktif (toggle) pada transisi

naik dari output Ex-OR = 𝑄0 atau pada transisi turun 𝑄0. Jadi bisa diambil

kesimpulan, ketika mode/pengontrol berlogik “1”, counter akan berfungsi

sebagai up counter.

D. Self Stopping Counter

Self stopping counter yaitu pembatasan menghitung pada counter, jadi

hanya menghitung sampai nilai biner tertentu dan kemudian berhenti

menghitung dengan sendirinya ketika clock terus diberikan. Berikut contoh

rangkaian self stopping counter yang berhenti pada hitungan 5 “101” :

Rangkaian diatas merupakan up counter 3 bit, tetapi karena clock nya

diatur dari output AND Gate. Jadi, ketika hitungan 5 “101” maka gerbang

NAND akan aktif dengan output “0” dan masuk ke salah satu input AND gate,

ketika salah satu input AND gate berlogik “0” maka output AND gate juga akan

berlogik “0” sehingga clock akan berhenti (tidak akan meng-counting lagi).

Pada rangkaian diatas juga, clear pada setiap FF nya dihubungkan ke

rangkaian push button yang berfungsi sebagai tombol restart, ketika tombol

push button ditekan maka clear akan diberikan logik “0” maka clear akan aktif

dan mengclear semua output nya (kembali ke “000”).

Gambar 2.9 Rangkaian self stopping counter


18

2.2 Counter Sinkron

A. Counter Sinkron

Counter sinkron yaitu salah satu counter yang dapat dilihat dari

hubungan input counter dan inputnya tidak memliki pengaruh mutlak terhadap

output, contoh input nya : J, K, R, S, dll. Jadi input counter sinkron harus di cari

terlebih dahulu dengan menggunakan persamaan. Contoh perancangan counter

sinkron :

Merancang up - counter modulo 6 dengan D - Flip Flop

Qn Qn+1 D

0 0 0

0 1 1

1 0 0

1 1 1

Tabel 1. 1. Tabel Eksitasi D-Flip Flop

Present state Next state D

Q2 Q1 Q0 Q2 Q1 Q0 D2 D1 D0

0 0 0 0 0 0 1

1 0 0 1 0 1 0

2 0 1 0 0 1 1

3 0 1 1 1 0 0

4 1 0 0 1 0 1

5 1 0 1 0 0 0

Untuk melengkapi tabel diatas, maka harus dicari terlebih dahulu dengan

menggunakan K-Map. Nomor 0-5 itu merupakan nomor kotak pada K-Map, jadi

6 dan 7 adalah “don’t care”.

Tabel eksitasi dari D – Flip Flop

disamping yaitu turunan dari tabel kebenaran.

Karena pada tabel kebenaran D = output, maka

untuk merubah Qn menjadi Qn+1 dibutuhkan

kondisi D yang ditentukan seperti tabel

disamping.

Kondisi Qn pada tabel disamping disebut

juga Output lama atau Present State (P.S),

sebaliknya kondisi Qn+1 disebut Output baru atau

Next State (N.S).

State diagram disamping yaitu alur

diagram yang hanya memiliki 2 simbol lingkaran

dan arah panah dan berfungsi agar mengetahui

perpindahan dari present state (P.S) ke next state

(N.S). Misalkan “001” sebagai P.S, maka N.S nya

“010”, dan seterusnya. Gambar 2.30 State Diagram


19

Untuk mencari persamaan D

Q1Q0

Q2 00 01 11 10

0 0 1 0 1

1 0 0 d d

Q1Q0

Q2 00 01 11 10

0 0 0 1 0

1 1 0 d d

Q1Q0

Q2 00 01 11 10

0 1 0 0 1

1 1 0 d d

D2 = Q1 Q0 + Q2 𝑄0 D1 = 𝑄2

𝑄1 Q0 + Q1 𝑄0

D0 = 𝑄0

Setelah dibuat persamaan

dari setiap input Flip Flop nya,

maka kita buat rangkaiannya seperti

gambar disamping.

Dari persamaan diatas juga,

kita dapat membuat timing

diagramnya agar terbukti bahwa

rangkaian tersebut adalah rangkaian

up counter modulo 6. Gambar 2.11 Rangkaian up Counter modulo 6 sinkron dengan D-FF


20

Merancang up - counter modulo 6 dengan JK - Flip Flop

Present state Next state J K

Q2 Q1 Q0 Q2 Q1 Q0 J2 J1 J0 K2 K1 K0

0 0 0 0 0 0 1

1 0 0 1 0 1 0

2 0 1 0 0 1 1

3 0 1 1 1 0 0

4 1 0 0 1 0 1

5 1 0 1 0 0 0

Untuk melengkapi tabel diatas, maka harus dicari terlebih dahulu dengan

menggunakan K-Map. Nomor 0-5 itu merupakan nomor kotak pada K-Map, jadi

6 dan 7 adalah “don’t care”.

Qn Qn+1 J K

0 0 0 0

0 1

0 1 1 0

1 1

1 0 0 1

1 1

1 1 0 0

1 0

Qn Qn+1 J K

0 0 0 d

0 1 1 d

1 0 d 1

1 1 d 0

Tabel eksitasi dari JK – Flip Flop

disamping yaitu turunan dari tabel kebenaran JK.

Karena pada tabel kebenaran JK memiliki 4

variasi output (memory, set, clear, dan toggle),

maka untuk merubah Qn menjadi Qn+1 dibutuhkan

1 dan atau kondisi input J dan K yang ditentukan

seperti tabel disamping.

Dari tabel eksitasi JK FF diatas, dapat

kita simpulkan seperti tabel disamping.


21

Untuk mencari persamaan J2 dan K2



Q1Q0

Q2 00 01 11 10

0 0 0 1 0

1 d d d d

Q1Q0

Q2 00 01 11 10

0 d d d d

1 0 1 d d

Q1Q0

Q2 00 01 11 10

0 d d 1 0

1 d d d d

Q1Q0

Q2 00 01 11 10

0 0 1 d d

1 0 0 d d

Q1Q0

Q2 00 01 11 10

0 1 d d 1

1 1 d d d

Q1Q0

Q2 00 01 11 10

0 d 1 1 d

1 d 1 d d

J2 = Q1 Q0 K2 = Q0

J1 = 𝑄2

Q0 K1 = Q0

J0 = 1 K0 = 1

Gambar 2.12 Rangkaian up Counter modulo 6 sinkron dengan JK-FF

Setelah dibuat persamaan

dari setiap input Flip Flop nya,

maka kita buat rangkaiannya seperti

gambar disamping.

Dari persamaan diatas juga,

kita dapat membuat timing

diagramnya agar terbukti bahwa

rangkaian tersebut adalah rangkaian

up counter modulo 6.

Ket : Q0 akan

toggle karena input

J0 dan K0 = 1


22

B. Counter Sinkron Random

Counter sinkron random yaitu counter yang menghitung secara acak

tanpa menghiraukan up atau down counter. Berikut adalah contoh perancangan

counter sinkron random :

Merancang counter dengan urutan output 0, 3, 6, 4, 2, 5.


Q2 Q1 Q0 Q2 Q1 Q0 D2 D1 D0

0 0 0 0 0 1 1

3 0 1 1 1 1 0

6 1 1 0 1 1 0

4 1 1 0 0 1 0

2 0 1 0 1 0 1

5 1 0 1 0 0 0

Untuk melengkapi tabel diatas, maka harus dicari terlebih dahulu

dengan menggunakan K-Map. Dari nomor – nomor yang tertera

disamping tabel bisa kita lihat bahwa yang menjadi don’t care adalah

nomor 1 dan 7.

Untuk mencari persamaan D

Q1Q0

Q2 00 01 11 10

0 0 d 1 1

1 0 0 d 1

Q1Q0

Q2 00 01 11 10

0 1 d 1 0

1 1 0 d 0

Q1Q0

Q2 00 01 11 10

0 1 d 0 1

1 0 0 d 0

D2 = Q1 D1 = 𝑄1 𝑄0

+ Q1 Q0

= 𝑄1 + 𝑄0

D0 = 𝑄2 𝑄0


23

Gambar 2.43 Rangkaian Counter Sinkron dengan output 0, 3, 6, 4, 2, 5

Merancang counter dengan urutan output 0, 3, 10, 12, 6, 9.


Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0 D3 D2 D1 D0

0 0 0 0 0 0 0 1 1

3 0 0 1 1 1 0 1 0

10 1 0 1 0 1 1 0 0

12 1 1 0 0 0 1 1 0

6 0 1 1 0 1 0 0 1

9 1 0 0 1 0 0 0 0

Untuk melengkapi tabel diatas, maka harus dicari terlebih dahulu

dengan menggunakan K-Map, akan tetapi jika kita gunakan K-Map 4 bit

maka don’t care nya akan terlalu banyak, maka dari itu cari terlebih

dahulu 1 bit output yang memiliki keterkaitan dengan output lainnya.

Jika kita lihat semua output memiliki keterkaitan dengan yang

lainnya, 1 bit output memiliki keterkaitan gerbang EX-OR dengan output

yang lainnya, misal Q2 merupakan hasil dari Q3 Q1 Q0 yang di EX-OR

kan. Jika Q2 ditutup tabel nya akan sama seperti merancang counter 0, 3,

6, 4, 2, 5, maka untuk rangkaiannya kita hanya perlu memodifikasi dari

gambar rangkaian 1.1.

Setelah dibuat

persamaan dari setiap input

Flip Flop nya, maka kita buat

rangkaiannya seperti gambar

disamping.

Dari persamaan diatas

juga, kita dapat membuat

timing diagramnya agar

terbukti bahwa rangkaian

tersebut benar.


24

Gambar 2.14 Rangkaian Counter Sinkron 0, 3, 10, 12, 6, 9

Begitu pula dengan timing diagramnya, kita hanya perlu

memodifikasinya sedikit dengan menjadikan Q2 menjadi Q3.

C. Up & Down Counter Sinkron

Up and down counter sinkron modulus 6 dengan input mode = 0 sebagai

up counter dan mode = 1 sebagai down counter.

Merancang dengan menggunakan D FF.

State Diagram :

000

001 010

011

100 101

* : Anak panah “biru” = Mode 0

Anak panah “merah” = Mode 1


25

State Table :

Present state Next state

Mode = 0 Mode = 1

Q2 Q1 Q0 Q2 Q1 Q0 Q2 Q1 Q0

0 0 0 0 0 0 1 1 0 1

1 0 0 1 0 1 0 0 0 0

2 0 1 0 0 1 1 0 0 1

3 0 1 1 1 0 0 0 1 0

4 1 0 0 1 0 1 0 1 1

5 1 0 1 0 0 0 1 0 0

Don’t care :

Untuk mencari persamaan D dengan menggunakan K-Map Grey Code :

Untuk D0 :

Untuk D1 :

Q2Q1Q0

M 000 001 011 010 110 111 101 100

0 1 0 0 1 d d 0 1

1 1 0 0 1 d d 0 1

Q2Q1Q0

M 000 001 011 010 110 111 101 100

0 0 1 0 1 d d 0 0

1 0 0 1 0 d d 0 1

D0 = 𝑄0

D1 = 𝑀 𝑄2 𝑄1

Q0 + 𝑀 Q1 𝑄0 + M Q1 Q0 + M Q2 𝑄0

= 𝑀 𝑄2 𝑄1

Q0 + Q1 (𝑀 + 𝑄0 )+ M Q2 𝑄0

0110 = 6

1110 = 14

0111 = 7

1111 = 15


26

Untuk D2 :

Dari persamaan – persamaan diatas, dapat dibuat rangkaiannya seperti berikut :

Gambar 2.55 Rangkaian Up/Down Counter Sinkron dengan D-FF

Q2Q1Q0

M 000 001 011 010 110 111 101 100

0 0 0 1 0 d d 0 1

1 1 0 0 0 d d 1 0

D2 = M 𝑄2 𝑄1

𝑄0 + 𝑀 Q1 Q0 + 𝑀 Q2 𝑄0

+ M Q2 Q0

= M 𝑄2 𝑄1

𝑄0 + 𝑀 Q1 Q0 + Q2 (𝑀 + 𝑄0

)


27

Merancang dengan menggunakan JK FF.

Untuk mencari persamaan JK dengan menggunakan K-Map :

Untuk J0 & K0 :

Untuk J1 & K1 :


M Q2 Q1 Q0 M Q2 Q1 Q0

0 0 0 0 0 0 0 0 1

1 0 0 0 1 0 0 1 0

2 0 0 1 0 0 0 1 1

3 0 0 1 1 0 1 0 0

4 0 1 0 0 0 1 0 1

5 0 1 0 1 0 0 0 0


M Q2 Q1 Q0 M Q2 Q1 Q0

8 1 0 0 0 1 1 0 1

9 1 0 0 1 1 0 0 0

10 1 0 1 0 1 0 0 1

11 1 0 1 1 1 0 1 0

12 1 1 0 0 1 0 1 1

13 1 1 0 1 1 1 0 0

Q1 Q0

MQ2 00 01 11 10

00 1 d d 1

01 1 d d d

11 1 d d d

10 1 d d 1

Q1 Q0

MQ2 00 01 11 10

00 d 1 1 d

01 d 1 d d

11 d 1 d d

10 d 1 1 d

Q1 Q0

MQ2 00 01 11 10

00 0 1 d d

01 0 0 d d

11 1 0 d d

10 0 0 d d

Q1 Q0

MQ2 00 01 11 10

00 d d d d

01 0 1 d d

11 1 0 d d

10 d d d d

0110 = 6

1110 = 14

0111 = 7

1111 = 15

Don’t Care :

J0 = 1 K0 = 1

J1 = 𝑀 𝑄2

Q0 + M Q2 𝑄0 K1 = 𝑀 Q0 + M 𝑄0

= M + Q0


28

Untuk J2 & K2 :

Dari persamaan – persamaan diatas, dapat dibuat rangkaiannya seperti berikut :

Gambar 2.16 Rangkaian Up/Down Counter Sinkron dengan JK-FF

Q1 Q0

MQ2 00 01 11 10

00 0 0 1 0 01 d d d d 11 d d d d 10 1 0 0 0

Q1 Q0

MQ2 00 01 11 10

00 d d 1 0 01 d d d d 11 d d d d 10 d d 0 1

J2 = 𝑀 Q1 Q0 + M 𝑄1 𝑄0

K2 = 𝑀 Q0 + M 𝑄0 = K1 J2 = 𝑀 Q1 Q0 + M 𝑄1

𝑄0


29

2.3 Programmable Counter dan Programmable Self Stopping

A. Programmable Counter

Programmable counter adalah counter yang modulus nya dapat

diprogram sesuai keinginan kita. Programmable counter menggunakan

rangkaian comparator dan deep switch. Rangkaian comparator merupakan

rangkaian yang berfungsi untuk membandingkan bilangan baik A>B, A≥B,

A<B, A≤B, maupun A=B, pada programmable counter perbandingan yang

digunakan yaitu A=B. Berikut rangkaian dari comparator :

Dari rangkaian comparator diatas, kita bisa merubah – rubah modulus

dari modulus 2 sampai modulus 16.

Contoh Up-Counter modulus n :

Gambar 2.18 Programmable Up counter modulus n

Gambar 2.67 Rangkaian Comparator


30

Dari rangkaian diatas, hubungkan input A ke deep switch. Deep switch

memiliki beberapa switch didalam nya, switch yang kita gunakan yaitu switch

yang memiliki kondisi ketika switch ON maka output berlogik “1”, dan ketika

switch OFF maka output berlogik “0”. Berikut rangkaian dari deep switch :

Output dari setiap switch

dihubungkan pada setiap input A, P0

ke A0, P1 ke A1, P2 ke A2, P3 ke A3.

Output dari counter (Y0, Y1, Y2, Y3)

dihubungkan ke input B (B0, B1, B2,

B3).

Contoh ketika switch :

P3 = ON “1”

P2 = ON “1”

P1 = OFF “0”

P0 = OFF “0”

Input A akan “1100” dan input B dalam keadaan awal “0000”, ketika A ≠

B maka output dari comparator akan = “1”, sebaliknya pada saat counter

menghitung di “1100”, karena output counter (Y) = input B maka input B akan

memiliki “1100” juga dan secara langsung A akan = B, maka output dari

comparator akan = “0” dan counter akan meng-clear.

A. Programmable Self Stopping Counter

Self stopping counter yaitu pembatasan menghitung pada counter, jadi

hanya menghitung sampai nilai biner tertentu dan kemudian berhenti

menghitung dengan sendirinya ketika clock terus diberikan. Pada pembahasan

kali ini, kita akan membahas self stopping counter yang dapat diprogram.

Dengan rangkaian programmable self stopping counter, kita dapat melakukan

self stopping pada hitungan berapapun. Berikut contoh rangkaiannya :

Gambar 2.20 Programmable self stopping counter ke n

Gambar 2.19 Deep Switch


31

Berbeda dengan programmable counter, pada self stopping output dari

comparator dihubungkan ke salah satu AND gate dan input yang lainnya

dijadikan sebagai input clock kemudian output AND gate dihubungkan ke input

clock counter.

Input clear pada counter dihubungkan pada rangkaian restart yang sudah

dipelajari pada pembahasan sebelumnya.

Contoh ketika switch :

P3 = ON “1”

P2 = OFF “0”

P1 = ON “1”

P0 = OFF “0”

Ketika switch dalam kondisi seperti diatas, maka input A akan

sama “1010” lalu pada hitungan ke 10 “1010”, A akan = B dan output

dari comparator akan = “0”, secara otomatis clock tidak akan masuk.

2.4 Cascading Counter

Cascading counter adalah salah satu jenis counter yang bertingkat

dengan menggunakan 2 counter atau lebih. Pada dasarnya cascading counter

sebagai pengali modulus pada counter pertama dengan modulus counter kedua

(modulus n x modulus m). Untuk cara kerja cascading counter, perhatikan

contoh berikut :

Modulus 6

counter

Modulus 10

counter

Q1' Q0Q1Q2Q0' Q3Q2'

Gambar 2.21 Cascading Counter

Pada gambar diatas merupakan contoh cascading counter dengan

modulus 60 sehingga dapat menghitung hingga 59 dan dapat diasumsikan dalam

sebuah hitungan menit atau detik. Counter modulus 6 sebagai puluhan dan

counter modulus 10 sebagai satuannya, untuk dapat menghitung hingga 59 maka

clock counter modulus 6 didapat dari Q3 counter modulus 10, jadi ketika

hitungan 9 pada counter modulus 10, satu sinyal pulsa masuk ke counter

modulus 6 begitu seterusnya hingga hitungan 59.


32

Jadi cara kerja cascading counter yaitu membagi kedua counter sebagai

higher dan lower, dengan clock higher didapat dari bit MSB pada counter lower.

Berikut contoh rangkaiannya :

2.5 Latihan

1. Jelaskan perbedaan counter asinkron dengan counter sinkron!

2. Gambarkan rangkaian up counter 3 bit dengan menggunakan Ex-OR

berikut timing diagramnya!

3. Gambarkan rangkaian self stopping 4 bit yang berhenti di hitungan 10!

4. Gambarkan rangkaian up & down counter modulus 13! Lengkap dengan

state diagram, tata cara mencari persamaan, dan timing diagramnya!

5. Gambarkan rangkaian counter sinkron yang menghitung 0, 15, 5, 11

berikut persamaan dan timing diagramnya!

2.6 Praktikum

A. Counter Asinkron

Rangkailah rangkaian up counter modulo 6 menggunakan D FF diatas

protoboard.

Gambar 2.23 Rangkaian up counter modulus 6

Gambar 2.22 Rangkaian Cascading counter modulus 60


33

Rangkailah rangkaian down counter modulo 6 menggunakan D FF diatas

protoboard.

Amati dan analisa outputnya.

Rangkailah rangkaian up/down counter modulus 8.

Hubungkan juga mode/pengontrolnya dengan rangkaian push button.

Amati dan analisa outputnya.

Gambar 2.24 Rangkaian down counter modulus 6

Gambar 2.25 Rangkaian up/down counter modulus 8

Gambar 2. 26 Rangkaian push button


34

B. Counter Sinkron

Rangkailah rangkaian up - counter modulo 6 sinkron dengan JK-FF.

Rangkailah rangkaian up counter modulo 6 sinkron dengan menggunakan

D-FF.

Hubungkan setiap rangkaian dengan LED Buffered sebagai indikator dan

7-segment sebagai display kemudian amati dan analisa rangkaian tersebut.

C. Programmable Counter dan Programmable Self Stopping

Rangkailah rangkaian comparator.

Gambar 2. 27 Rangkaian up counter modulus 6 JK FF

Gambar 2.28 Rangkaian up counter modulus 6 D FF

Gambar 2.29 Rangkaian comparator


35

Rangkailah rangkaian up counter 4 bit.

Gambar 2.30 Rangkaian up counter 4 bit

Gabungkan rangkaian pada gambar 2.27 dengan rangkaian pada gambar

2.28 sehingga menjadi rangkaian programmable up counter.

Gambar 2.31 Rangkaian programmable up counter

Hubungkan juga output dari counter (Y) ke input comparator (B) dan input

comparator (A) hubungkan ke rangkaian deep switch (P).

Gambar 2.32 Rangkaian Deep Switch


36

Rangkailah rangkaian programmable self stopping.

Gambar 2.33 Programmable Self Stopping

Hubungkan juga rangkaian push button ke input clear counter sebagai

tombol restart.

Hubungkan clock generator yang sudah diatur kedipan LED nya berkisar 1

detik dengan rangkaian diatas, dan hubungkan juga dengan LED buffered

sebagai indikator binernya, serta hubungkan juga semua rangkaian diatas

dengan 7-segment sebagai displaynya kemudian amati dan analisa dari

setiap rangkaian.

D. Cascading Counter

Rangkailah rangkaian cascading counter modulus 60.

Gunakan 2 buah 7-segment untuk menganalisa hasil outputnya

Gambar 2.34 Rangkaian cascading counter modulus 60

BAB III

APLIKASI RANGKAIAN

T E K N I K D I G I T A L I I | A P L I K A S I R A N G K A I A N

37

BAB III APLIKASI RANGKAIAN

3.1 Rangkaian Jenis Mealy

Rangkaian Mealy yaitu rangkaian yang persamaan outputnya tergantung

present state dan input, maka dari itu rangkaiaannya jauh lebih sederhana

dibandingkan rangkaian moore. Rangkaian jenis mealy dibagi 2 diantaranya :

A. Rangkaian Jenis Mealy Non Overlap

Sebagai contoh pengaplikasiannya pada rangkaian pendeteksi urutan

input. Contoh: Rancang suatu rangkaian pendeteksi urutan input 0011 (tidak

overlap), output rangkaian akan berlogik “1” setelah mendapat urutan tersebut.

Sebaliknya rangkaian akan kembali ke keadaan reset setelah mendapatkan

urutan “10”. (pergunakan rangkaian mealy dan JK-FF).

X = 0011 → Z = 1

X = 10 → Z = 0

Misal: X = 011010011001001010

Z = 000000001111000000

State Diagram (Mealy) :

Ket : Setelah mendapatkan logik “X”

maka outputnya “Z”, dan “Z” tidak akan berubah sampai memenuhi

kondisi dari “X”.

Setiap input memiliki 2 kemungkinan, 1 & 0.

ABCD memiliki tugas untuk mencari logik 0011 dan EF mencari logik

10. Setiap output dari masing – masing state, belum tentu logik yang

dicari, sehingga jika tidak memenuhi state akan melakukan pengulangan

terhadap state itu sendiri atau kembali ke state sebelumnya. Garis panah

“HITAM” merupakan tanda jika kondisi terpenuhi (sesuai dengan logik),

dan garis panah “HIJAU” merupakan tanda jka kondisi terpenuhi (tidak

sesuai dengan logik input).

Reset A B C D E F


38

State Table (Mealy) :

Present

state

Next state , Z

X = 0 X = 1

A B , 0 A , 0

B C , 0 A , 0

C C , 0 D , 0

D B , 0 E , 1

E E , 1 F , 1

F A , 0 F , 1

Karena state table harus dalam bentuk biner, maka state table diatas

dirubah terlebih dahulu dengan menggunakan state Assigment yang berfungsi

untuk merubah huruf – huruf diatas menjadi biner.

State Assigment :

State Table (Mealy) setelah disubstitusi :

Present

state

Next state , Z

X = 0 X = 1

000 001 , 0 000 , 0

001 011 , 0 000 , 0

011 011 , 0 010 , 0

010 001 , 0 110 , 1

110 110 , 1 100 , 1

100 000 , 0 100 , 1

Don’t Care :

A = 000

B = 001

C = 011

D = 010

E = 110

F = 100

*Cara merubah ke biner sama dengan

prinsip K-Map Grey code yaitu antara biner

satu sama lain harus ada salah satu bit yang

berbeda.

State Assigment

yaitu state yang berfungsi

untuk merubah dari

inisialisasi huruf menjadi

sebuah biner sehingga

dapat disubstitusikan untuk

mendapatkan persamaan.

0101 = 5

0111 = 7

1101 = 13

1111 = 15


39

Mencari persamaan J, K dan Z :

Untuk J0 & K0 :

Untuk J1 & K1 :

Untuk J2 & K2 :

Q1Q0

X Q2 00 01 11 10

00 d 0 0 d

01 d d d d

11 d d d d

10 d 1 1 d

Q1Q0

X Q2 00 01 11 10

00 1 d d 1

01 0 d d 0

11 0 d d 0

10 0 d d 0

Q1Q0

X Q2 00 01 11 10

00 0 1 d d

01 0 d d d

11 0 d d d

10 0 0 d d

Q1Q0

X Q2 00 01 11 10

00 d d 0 1

01 d d d 0

11 d d d 1

10 d d 0 0

Q1Q0

X Q2 00 01 11 10

00 0 0 0 0

01 d d d d

11 d d d d

10 0 0 0 1

Q1Q0

X Q2 00 01 11 10

00 d d d d

01 1 d d 0

11 0 d d 0

10 d d d d

J0 = 𝑋 𝑄2 K0 = X

J1 = 𝑋 Q0 K1 = X Q2 + 𝑋 𝑄2

𝑄0

J2 = X Q1 𝑄0

K2 = 𝑋 𝑄1

K2 = 𝑋 𝑄1


40

Untuk Z :

Dari semua persamaan diatas, didapat rangkaian seperti berikut :

Selain untuk pendeteksi urutan input, rangkaian jenis mealy juga dapat

digunakan dalam rangkaian pembalik tanda bilangan. Perhatikan contoh

dibawah!

Rancang suatu rangkaian sikuensial jenis mealy untuk mengubah tanda

bilangan (mengalikan bilangan dengan faktor pengali -1), gunakan JK-FF!

Misal: bilangan input (X) +14(10) = 01110(2SM) Sign Magnitude

output (Z) -14(10) = 11110(2SM) 10010(C2)

Q1Q0

X Q2 00 01 11 10

00 0 0 0 0

01 0 d d 1

11 1 d d 1

10 0 0 0 1

Z = X Q2 + Q2 Q1 +X Q1 𝑄0

Karena Z tidak memiliki present

statenya, sehingga pengisian K-Map

langsung dari tabel Z.

Gambar 3.1 Rangkaian Pendeteksi urutan Input Non Overlap


41

Dari input hingga menjadi output diperlukan langkah pengkonversian

dari bilangan desimal menjadi sebuah bilangan biner yang berbasis SM (Sign

Magnitude) yang artinya tanda dari sebuah bilangan, setelah dikonversi dari

input ke output dirubah tanda bilangannya dari “0” yang berarti positif (+)

menjadi “1” yang berarti negatif (-), dan biner dari output dirubah menjadi

komplemen 2 tanpa mengubah sign magnitudenya.



Present

state

Next state , Z

X = 0 X = 1

A A , 0 B , 1

B B , 1 B , 0

State Assigment : ~ State Table (Mealy) setelah disubstitusi :


Present

state

Next state , Z

X = 0 X = 1

0 0 , 0 1 , 1

1 1 , 1 1 , 0

A = 0

B = 1

Q

X 0 1

0 0 1

1 1 0

Q

X 0 1

0 0 d

1 1 d

Q

X 0 1

0 d d

1 d 0

J = X

Di state A jika input berlogik “0” maka akan tetap distate tersebut ( ) dan output masih

dalam keadaan “0” hingga menemukan logik “1” dan masuk ke state B.

Di state B jika input berlogik “0” maka output akan berlogik “1” dan sebaliknya jika input

berlogik “1” maka output akan berlogik “0”, distate B tidak akan melakukan pengulangan

pada state sebelumnya atau tetap pada state tersebut ( ), karena state B merupakan state

yang berfungsi sebagai inverter.

Reset

K = 0 Z = X 𝑄 + 𝑋 Q

= X + Q

A B


42

Dari persamaan diatas, didapat rangkaian seperti berikut :

B. Rangkaian Jenis Mealy dengan Overlap

Rangkaian jenis mealy dengan overlap yaitu ada salah satu bit yang

berperan ganda sebagai bit terakhir dan bit pertama pada urutan berikutnya.

Perhatikan contoh berikut!

Rancang suatu rangkaian pendeteksi urutan input 1011 (dengan overlap),

output rangkaian akan berlogik “1” setelah mendapat urutan tersebut. Sebaliknya

rangkaian akan kembali ke keadaan reset “0” setelah mendapatkan urutan “10”.

(pergunakan rangkaian mealy dan JK-FF).

Misal: X = 01101101101001010

(Bit tersebut overlap)


ABCD memiliki tugas untuk mencari logik 1011 dan E mencari logik 0,

karena logik 1 nya telah didapat dari state D. Akan tetapi kondisi ini

tidak berlaku jika Z nya belum direset, karena kondisi ini rangkaian

akan mendeteksi urutan input pertama ketika Z nya “0”, ketika output

masih berlogik “1” maka urutan 1011 tidak berlaku.

Setiap output dari masing – masing state, belum tentu logik yang dicari,

sehingga jika tidak memenuhi state akan melakukan pengulangan

terhadap state itu sendiri atau kembali ke state sebelumnya. Garis panah

“HITAM” merupakan tanda jika kondisi terpenuhi (sesuai dengan

logik), dan garis panah “HIJAU” merupakan tanda jika kondisi

terpenuhi (tidak sesuai dengan logik input).

Reset A B C D E

Gambar 3.2 Rangkaian Pembalik Tanda Bilangan


43


Present

state

Next state , Z

X = 0 X = 1

A A , 0 B , 0

B C , 0 B , 0

C A , 0 D , 0

D C , 0 E , 1

E A , 0 E ,1

Karena state table harus dalam bentuk biner, maka state table

diatas dirubah terlebih dahulu dengan menggunakan state Assigment

yang berfungsi untuk merubah huruf – huruf diatas menjadi biner.

State Assigment :

State Table (Mealy) setelah disubstitusi :

Present

state

Next state , Z

X = 0 X = 1

000 000 , 0 001 , 0

001 011 , 0 001 , 0

011 000 , 0 010 , 0

010 011 , 0 110 , 1

110 000 , 0 110 , 1

Don’t Care :

A = 000

B = 001

C = 011

D = 010

E = 110

State Assigment

yaitu state yang berfungsi

untuk merubah dari

inisialisasi huruf menjadi

sebuah biner sehingga

dapat disubstitusikan untuk

mendapatkan persamaan.

0101 = 5 0100 = 4

0111 = 7 1100 = 12

1101 = 13 1111 = 15


44


Untuk J0 & K0 :

Untuk J1 & K1 :

Untuk J2 & K2 :

Q1Q0

X Q2 00 01 11 10

00 d 0 1 d

01 d d d d

11 d d d d

10 d 0 1 d

Q1Q0

X Q2 00 01 11 10

00 0 d d 1

01 d d d 0

11 d d d 0

10 1 d d 0

Q1Q0

X Q2 00 01 11 10

00 0 1 d d

01 d d d d

11 d d d d

10 0 0 d d

Q1Q0

X Q2 00 01 11 10

00 d d 1 0

01 d d d 1

11 d d d 0

10 d d 0 0

Q1Q0

X Q2 00 01 11 10

00 0 0 0 0

01 d d d d

11 d d d d

10 0 0 0 1

Q1Q0

X Q2 00 01 11 10

00 d d d d

01 d d d 1

11 d d d 0

10 d d d d

J0 = X 𝑄1 + 𝑋 𝑄2

Q1 K0 = Q1

J1 = 𝑋 Q0 K1 = 𝑋 Q0 + 𝑋 Q2

= 𝑋 (Q0 + Q2)

J2 = X Q1 𝑄0

K2 = 𝑋

K2 = 𝑋


45

Untuk Z :

Dari semua persamaan diatas, didapat rangkaian seperti berikut :

Q1Q0

X Q2 00 01 11 10

00 0 0 0 0

01 d d d 0

11 d d d 1

10 0 0 0 1

Z = X Q1 𝑄0

Karena Z tidak memiliki present

statenya, sehingga pengisian K-Map

langsung dari tabel Z.

Gambar 3.3 Rangkaian Pendeteksi Urutan Input


46

3.2 Rangkaian Jenis Moore

Rangkaian Moore yaitu rangkaian yang persamaan outputnya hanya

tergantung present state. Kekurangannya yaitu jumlah state yang terlalu banyak

sehingga rangkaiannya lebih complex, tetapi output yang dihasilkan lebih baik

daripada rangkaian jenis mealy. Untuk lebih lanjut, perhatikan contoh berikut :

Rancang suatu rangkaian sikuensial jenis moore untuk mengubah tanda

bilangan (mengalikan bilangan dengan faktor pengali -1), gunakan JK-FF!

Misal: bilangan input (X) +14(10) = 01110(2SM) Sign Magnitude

output (Z) -14(10) = 11110(2SM) 10010(C2)

State Diagram (Moore) :

X=1 X=1

X=0

State Table (Moore) :

Present

state

Next state , Z

X = 0 X = 1

A A , 0 B , 1

B B , 1 C , 0

C B , 1 C , 0

State Assigment :

A = 00

B = 01

C = 11

Di state A output akan selalu 0 karena input tidak berpengaruh terhadap output, jika

input berlogik “0” maka akan tetap distate tersebut ( ) dan jika input berlogik “1”

maka masuk ke state B.

Di state B output akan selalu 1, jika input berlogik “0” maka akan tetap distate tersebut

( ) dan jika input berlogik “1” maka masuk ke state C.

Di state C output akan selalu 0, jika input berlogik “1” maka akan tetap distate tersebut

( ) dan jika input berlogik “0” maka akan kembali ke state B.

State B dan C merupakan state yang berfungsi sebagai inverter.

Reset A/0 B/1 C/0

*Karena tidak ada yang kembali ke state A, maka biner

dari C ke A tidak harus memiliki 1 bit yang berbeda.


47

State Table (Moore) setelah disubstitusi :

Present

state

Next state , Z

X = 0 X = 1

00 00 , 0 01 , 1

01 01 , 1 11 , 0

11 01 , 1 11 , 0

Don’t care : 2 & 6


Untuk J0 & K0 :

Untuk J1 & K1 :

Untuk Z (output) :

Q1Q0

X 00 01 11 10

0 0 d d d

1 1 d d d

Q1Q0

X 00 01 11 10

0 d 0 0 d

1 d 0 0 d

Q1Q0

X 00 01 11 10

0 0 0 d d

1 0 1 d d

Q1Q0

X 00 01 11 10

0 d d 1 d

1 d d 0 d

Q0

Q1 0 1

0 0 1

1 d 0

J0 = X K0 = 0

Z = 𝑄1 Q0

J1 = X Q0 K1 = 𝑋

Karena input tidak berpengaruh terhadap

output, maka untuk persamaan output

didapat langsung (dapat dilihat dari state

diagram). Misal state A (00) dengan

outputnya 0, maka kotak k-map no.1 diisi

dengan logik “0”.


48

Dari persamaan diatas, didapat rangkaian seperti berikut :

Gambar 3.4 Rangkaian Pembalik Tanda Bilangan

3.3 Rangkaian Pembagi/Pengali Frekuensi

Pembagi Frekuensi

Gambar 3.5 Sinyal Pulsa Up - Counter

Perhatikan timing diagram diatas, timing diagram diatas merupakan

timing diagram sebuah up counter, hingga bit MSB menjadi sinyal pulsa yang

paling kecil. Dapat disimpulkan setiap counter bermodulus n menjadi sebuah

pembagi sinyal pulsa/frekuensi n.

6 pulsa

3 pulsa

2 pulsa

1 pulsa


49

Pengali Frekuensi

Untuk rangkaian pengali frekuensi dapat menggunakan

monostable multivibrator yaitu yang mempunyai satu keadaan stabil dan

disebut juga one shot. Perhatikan gambar berikut :

Cara kerjanya yaitu dengan menghubungkan clock generator

pada kedua input clock diatas, maka pada saat ditrigger clock akan

masuk dikedua sisi, sisi naik dan sisi turun. Tetapi pada saat ditrigger,

ada delay yang terjadi pada outputnya.

Untuk mendapatkan pengali 2, 3, ..., n maka diperlukan n one

shot, jadi setiap n one shot berfungsi untuk 2n frekuensi. Contoh : 1 one

shot untuk pengali 2 frekuensi, 2 one shot untuk pengali 4 frekuensi, dan

seterusnya. Untuk menggabungkan beberapa one shot, diperlukan sebuah

gerbang dasar OR gate.

3.4 Latihan

1. Apa perbedaan dari rangkaian jenis mealy dan jenis moore?

2. Jelaskan prinsip kerja rangkaian jenis mealy dengan overlap!

3. Bagaimana cara membagi frekuensi dari pulsa counter modulus 8

menjadi 2 pulsa output? Gambarkan rangkaiannya!

4. Jelaskan apa yang terjadi jika pengali frekuensi menggunakan jenis

multivibrator lainnya?

5. Menurut anda, adakah aplikasi rangkaian lainnya? Sebutkan minimal 3!

Gambar 3.6 Model One Shot


50

3.5 Praktikum

1. Buatlah rangkaian dari persamaan – persamaan diatas sehingga seperti berikut :

2. Rancang dan implementasikan rangkaian pendeteksi urutan input “1011” dengan

overlap.


4. Uji rangkaian dengan kondisi berikut :

X(input) 0 1 0 0 1 0 1 1 0 1 0 0 1 1 0

Z(output)


51



7. Amati keadaan outputnya dengan kondisi berikut :

Input (X) Output (Z)

Mealy Moore

0000000000

1111111111

1010101011

1111100000

0000011111

0101010101

1111000001

1100110011

8. Buatlah rangkaian cascading counter