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Libero: Design Creation / Verification
Seminar WS04/05
Andreas Schibilla (ii4900)
Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 2
Inhaltsübersicht
1. Einführung und Übersicht
2. Text Based Entry
3. ACTgen Core Builder- Arbeiten mit Macros
6. Synthese
4. Schematic Based Entry
5. Stimulus mit WaveFormer Lite
7. Anmerkungen und Schlusswort
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Design Flow in Libero
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Text Based Entry
• Editor-Auswahl und Optionen
• Neue HDL-Datei erstellen (öffnen, importieren)
• Merkmale des integrierten Editors (Tabs, Edit-Fkt., Comment)
• Syntax Checker
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Inhaltsübersicht
1. Einführung und Übersicht
2. Text Based Entry
3. ACTgen Core Builder- Arbeiten mit Macros
6. Synthese
4. Schematic Based Entry
5. Stimulus mit WaveFormer Lite
7. Anmerkungen und Schlusswort
Libero Design Creation/Verification
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ACTGen Core Builder
• fertige Makros für komplexe Design-Elemente erzeugen (wie z.B. Zähler, Multiplexer, Puffer, Register...)
• individuelle Konfiguration und Verwaltung mit Hilfe einer grafischen Oberfläche
• Übernahme der Makros in Text-based oder Schematic-Designs
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Programmoberfläche
Core Catalog
Variety View Fenster
Configured Core View Fenster
Log Fenster
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ACTGen Core Builder
Beispiel: Einen Zähler einbinden
1. VHDL-Design anlegen
2. ACTgen Core Builder starten
3. Zähler konfigurieren
4. Zähler generieren
5. Zähler mittels PortMap einbinden
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Beispiel: Zähler
my_cnt.vhd:- VHDL-Beschreibung des
Cores- enthält Entity und
Architecture des Zählers
my_cnt.gen:- speichert Makro-
Parameter
my_cnt.log:- enthält Details/Parameter
in reinem Textformat
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Inhaltsübersicht
1. Einführung und Übersicht
2. Text Based Entry
3. ACTgen Core Builder- Arbeiten mit Macros
6. Synthese
4. Schematic Based Entry
5. Stimulus mit WaveFormer Lite
7. Anmerkungen und Schlusswort
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Schematic Based Entry
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Ein Beispielentwurf
• 3-Bit Zähler mit Logik verknüpfen
Beispiel-Design
DATA 0,1,2
CLOCK
ENABLE
SLOAD
OUT
INV_OUT
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Schematic Beispielablauf
1. Neue Schematic-Datei erzeugen2. Komponenten hinzufügen (kopieren)3. Komponenten miteinander verbinden4. I/O definieren5. Kommentare und Grafikelemente6. Zähler erzeugen und einbinden7. Objekte manipulieren8. BUS einzeichnen9. Speichern und Testen
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Besonderheiten in ViewDraw
• Multi-Paging
• Fubes („Blackbox“)
• Eigene Symbole erzeugen und einbinden
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Inhaltsübersicht
1. Einführung und Übersicht
2. Text Based Entry
3. ACTgen Core Builder- Arbeiten mit Macros
6. Synthese
4. Schematic Based Entry
5. Stimulus mit WaveFormer Lite
7. Anmerkungen und Schlusswort
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Design Flow in Libero
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Stimulus - WaveFormer Lite
Toolbar
Diagramm Fenster
Parameter Fenster
Report Fenster
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Stimulus - WaveFormer Lite
• Wichtige Optionen:z.B.:
- Display Time Unit
- Base Time Unit
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Signale & Clock hinzufügen
Frequenz
Offset
Flanken-verhalten
Ausdruck für Verlauf
Export
Typ undAnzeige
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Signalverlauf zeichnen
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BUS hinzufügen
• Virtueller BUS
• Group BUS
• Simulierte BUSSE
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Testbench erzeugen
• Export Timing Diagrams As
„VHDL w/ Top Level Test Bench (*.vhd)“
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Funktionale Simulation
• Testbench auswählen
• Auswertung in ModelSim
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Simulations Optionen
Zeit-intervalle
Simulations-dauer
Testbench Entity
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Inhaltsübersicht
1. Einführung und Übersicht
2. Text Based Entry
3. ACTgen Core Builder- Arbeiten mit Macros
6. Synthese
4. Schematic Based Entry
5. Stimulus mit WaveFormer Lite
7. Anmerkungen und Schlusswort
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Synthese
• Synplify von Synplicity• LeonardoSpectrum von
Mentor Graphics• Precision RTL von
Mentor Graphics
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Design Flow in Libero
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Die Oberfläche von Synplify
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1. Einführung und Übersicht
2. Text Based Entry
3. ACTgen Core Builder- Arbeiten mit Macros
6. Synthese
4. Schematic Based Entry
5. Stimulus mit WaveFormer Lite
7. Anmerkungen und Schlusswort
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Schlusswort
• Mögliche Fehlerquellen:
- Fehler in exportierter Testbench- falsche Simulations-Testbench gewählt- ModelSim zeigt keine Output-Signale an- ViewDraw startet nicht aus Libero heraus
• Im Vergleich zu Quartus / PeakVHDL:
- individuelle Tools einsetzbar- Schematic Eingabe möglich