EVOLUTION DE LA METHODOLOGIE DE EVOLUTION DE LA METHODOLOGIE DE CONCEPTION: DFM - DFYCONCEPTION: DFM - DFY
Khalil Mouhsine, Jaouad El-FouladiKhalil Mouhsine, Jaouad El-Fouladi
Professeur: Professeur: Khouas AbdelhakimKhouas AbdelhakimÉcole Polytechnique MontréalÉcole Polytechnique Montréal
ELE6306 - ELE6306 - Test de systèmes électroniquesTest de systèmes électroniques
Montréal le 12 Décembre 2006Montréal le 12 Décembre 2006 22
PlanPlan IntroductionIntroduction HistoriqueHistorique DFMDFM
• ProblématiqueProblématique• DéfinitionDéfinition• SolutionsSolutions
DFYDFY• ProblématiqueProblématique• PrincipesPrincipes• ExemplesExemples
DFM/DFYDFM/DFY ConclusionConclusion
Montréal le 12 Décembre 2006Montréal le 12 Décembre 2006 33
IntroductionIntroductionEvolution des circuits intégrés Evolution des circuits intégrés
Le nanométrique impose une évolution des méthodologies de Le nanométrique impose une évolution des méthodologies de conceptionconception
Partie I: Partie I: Méthodologie de Conception : DFMMéthodologie de Conception : DFM
Partie IIPartie II Méthodologie de Conception : DFYMéthodologie de Conception : DFY Méthodologie de Conception : DFM/DFYMéthodologie de Conception : DFM/DFY
ConclusionsConclusions
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HistoriqueHistorique
Evolution de la technologie de conceptionEvolution de la technologie de conception
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DFM - ProblèmatiqueDFM - Problèmatique
Évolution des technologies des cartes électroniquesÉvolution des technologies des cartes électroniques
Augmentation de la complexité fonctionnelleAugmentation de la complexité fonctionnelle::- Des composants (5 millions de portes)- Des composants (5 millions de portes)- Des cartes (centaines de composants)- Des cartes (centaines de composants)
Augmentation du nombre de fonctions à testerAugmentation du nombre de fonctions à tester……
Augmentation de la densité de report:Augmentation de la densité de report:- Miniaturasation des boites (BGA, CSP)- Miniaturasation des boites (BGA, CSP)- Réduction des largeurs de pistes et d’isolements des circuits imprimés, - Réduction des largeurs de pistes et d’isolements des circuits imprimés, vias entréesvias entrées
Perte d’accessibilité physique aux broches de composantsPerte d’accessibilité physique aux broches de composants
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DFM - ProblèmatiqueDFM - Problèmatique Problème Majeur après techno <180nmProblème Majeur après techno <180nm1.1. L’intégrité du signal,L’intégrité du signal,2.2. Les pertes de puissance, Augmentation EXP(.) des courants de fuiteLes pertes de puissance, Augmentation EXP(.) des courants de fuite3.3. Limitations au niveau des jeux de masques.Limitations au niveau des jeux de masques.
Problème lieé à la fabrication:Problème lieé à la fabrication:1.1. Capacité à réanalyser les Problème de timing,Capacité à réanalyser les Problème de timing,2.2. Rajout de vias redondants.Rajout de vias redondants.3.3. Paramètres de fabrication très serrés, nouveaux besoins d’extractionParamètres de fabrication très serrés, nouveaux besoins d’extraction
Phénomènes Physiques:Phénomènes Physiques:1.1. Diffraction,Diffraction,2.2. Modifient la géométrie, Modifient la géométrie, 3.3. Les dimensions des interconnexions.Les dimensions des interconnexions.
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DFM - Problèmatique DFM - Problèmatique
Incidence sur le testIncidence sur le test Difficulté d’accéder à une couverture de test de 100%Difficulté d’accéder à une couverture de test de 100% Nécessité d’intégrer les moyens de test dès la conception Nécessité d’intégrer les moyens de test dès la conception (DFT, DFM)(DFT, DFM)
Augmentation du temps de développement des Augmentation du temps de développement des programmes de test (dizaines d’homme – mois)programmes de test (dizaines d’homme – mois)
Variations du process de fabrication : Variations du process de fabrication : Des aspects de la conceptionDes aspects de la conception
Relation entre fabrication et conception: DFM, Relation entre fabrication et conception: DFM, DFY, DFM/DFYDFY, DFM/DFY
Montréal le 12 Décembre 2006Montréal le 12 Décembre 2006 88
DFM - DefinitionDFM - Definition DFM : DFM : Design For ManufacturabilityDesign For Manufacturability
DFM et DFT: 2 mots de la mode sur le marché EDADFM et DFT: 2 mots de la mode sur le marché EDA
DFM est gestion des contraintes de technologie appliquées à la conception de circuit.DFM est gestion des contraintes de technologie appliquées à la conception de circuit.
Montréal le 12 Décembre 2006Montréal le 12 Décembre 2006 99
Les Methodologies DFMLes Methodologies DFM
DFM: DFM: domaine submicrondomaine submicron Maximiser la difference entre le cout total et Maximiser la difference entre le cout total et
revenu totalrevenu total R(t) et C (t) sont des taux de revenu et coût, R(t) et C (t) sont des taux de revenu et coût, t1–t2: vie du produit, t1, t2: debut, fin de fabricationt1–t2: vie du produit, t1, t2: debut, fin de fabrication V (t) est une fonction du nombre de morceaux circuit, V (t) est une fonction du nombre de morceaux circuit, Y (t) est le rendement de Y (t) est le rendement de fabricationfabrication. . Nw (t) : le nombre de traiter de wafers,Nw (t) : le nombre de traiter de wafers, Nch (RW, a, b) : est le nombre de morceaux par wafer en Nch (RW, a, b) : est le nombre de morceaux par wafer en
fonction des dimensions a et b de matrice et du rayon RW fonction des dimensions a et b de matrice et du rayon RW de wafer.de wafer.
DFM = « maximisation de volume de DFM = « maximisation de volume de fabricationfabrication réalisable pour le coût le réalisable pour le coût le
plus bas possible »plus bas possible » objectif de maximiserobjectif de maximiser : Productivité de : Productivité de
WaferWafer et Taux d'étude de rendement. et Taux d'étude de rendement.
Montréal le 12 Décembre 2006Montréal le 12 Décembre 2006 1010
DFM - SolutionsDFM - Solutions Crolle 2000 - GrenobleCrolle 2000 - Grenoble
Projet: ST – Philips – Motorola Wafer 300mm Projet: ST – Philips – Motorola Wafer 300mm Objectifs: Cout et TempsObjectifs: Cout et Temps
La Technologie de conception en 65nm: TSMC - CadenceLa Technologie de conception en 65nm: TSMC - Cadence Concevoir des SOC en 65nm:Concevoir des SOC en 65nm:
Réduire le cycle de conception, optimiser le succès du circuit,Réduire le cycle de conception, optimiser le succès du circuit, Répondre aux problèmes de fabrication tout au long de la chaine de conceptionRépondre aux problèmes de fabrication tout au long de la chaine de conception
Flot de Référence 6.0 de TSMC, permet au Cadence de:Flot de Référence 6.0 de TSMC, permet au Cadence de: Optimiser et analyser la puissance, augmenter le rendement,Optimiser et analyser la puissance, augmenter le rendement, Co-conception puce-boitierCo-conception puce-boitier
Outils de developpement Outils de developpement Calibre LFD (EDA):Calibre LFD (EDA):
Developpement au lithographiques (sensibilité, variations, . . .)Developpement au lithographiques (sensibilité, variations, . . .) Calibre YieldAnalyser:Calibre YieldAnalyser:
Approche complète de conception en vue d’un meilleur rendement Approche complète de conception en vue d’un meilleur rendement Identifier les options et améliorer le rendementIdentifier les options et améliorer le rendement
Outils de Synopsys : Outils de Synopsys : Solutions d’analyse statique de timing Solutions d’analyse statique de timing PrimeTimePrimeTime et d’extraction et d’extraction Star-RCXTStar-RCXT
TEST: DATE (Encounter Test Architect): insertion de scan et BISTTEST: DATE (Encounter Test Architect): insertion de scan et BIST
Montréal le 12 Décembre 2006Montréal le 12 Décembre 2006 1111
DFY - ProblématiqueDFY - Problématique Pourquoi la DFY?Pourquoi la DFY?
CoûtCoût Time to MarketTime to Market Densité et volume de productionDensité et volume de production Très grand nombre de règle de designTrès grand nombre de règle de design Communication entre fonderie, Communication entre fonderie,
ingénieur de conception et producteurs ingénieur de conception et producteurs des outils CAO.des outils CAO.
Montréal le 12 Décembre 2006Montréal le 12 Décembre 2006 1212
DFY - ProblématiqueDFY - Problématique CausesCauses
Longueur de canal < 180nmLongueur de canal < 180nm Court circuit entre les métaux de Court circuit entre les métaux de
différentes couchesdifférentes couches Cour circuit ou circuit ouvert entre les Cour circuit ou circuit ouvert entre les
métaux d’une même couchemétaux d’une même couche Grande densitéGrande densité Transfert de documentation entre la Transfert de documentation entre la
conception et la fabricationconception et la fabrication
Montréal le 12 Décembre 2006Montréal le 12 Décembre 2006 1313
DFY - PrincipeDFY - Principe Participation de la fonderie, des Participation de la fonderie, des
concepteurs de circuits intégrés et des concepteurs de circuits intégrés et des concepteurs des outils CAO lors de concepteurs des outils CAO lors de l’élaboration des logicielsl’élaboration des logiciels
Utilisation de modèles statistiques pour les Utilisation de modèles statistiques pour les règles de design au lieu du modèle binairerègles de design au lieu du modèle binaire
FeedBack de la fonderie vers l’unité de FeedBack de la fonderie vers l’unité de DesignDesign
Différentes techniques de layoutDifférentes techniques de layout Simulation statistique post-layoutSimulation statistique post-layout
Montréal le 12 Décembre 2006Montréal le 12 Décembre 2006 1414
DFY – Courbes de rendementsDFY – Courbes de rendements Évolution du rendementÉvolution du rendement
Montréal le 12 Décembre 2006Montréal le 12 Décembre 2006 1515
DFY courbes de rendementsDFY courbes de rendements Amélioration du time to marketAmélioration du time to market Coût liés au développement moins Coût liés au développement moins
diminuésdiminués Phase de production de grands Phase de production de grands
volumes atteintes rapidement ce qui volumes atteintes rapidement ce qui implique plus de profitsimplique plus de profits
Rendement global amélioréRendement global amélioré
Montréal le 12 Décembre 2006Montréal le 12 Décembre 2006 1616
DFY – exemple de son importanceDFY – exemple de son importance
Exemple des mémoires sur pucesExemple des mémoires sur puces
Montréal le 12 Décembre 2006Montréal le 12 Décembre 2006 1717
DFY – Exemple de techniqueDFY – Exemple de technique
Ajout de redondanceAjout de redondance Ajout de via pour les connections Ajout de via pour les connections Ajouts de connections supplémentairesAjouts de connections supplémentaires Built-In Self-RepairBuilt-In Self-Repair
Montréal le 12 Décembre 2006Montréal le 12 Décembre 2006 1818
DFY – Exemple de techniqueDFY – Exemple de technique Règle de design versus ModèleRègle de design versus Modèle
Montréal le 12 Décembre 2006Montréal le 12 Décembre 2006 1919
Les Methodologies DFM/DFYLes Methodologies DFM/DFY
Cette Methodologies Cette Methodologies permet :permet :
Analyser et trouver la meilleure Analyser et trouver la meilleure topologie de circuittopologie de circuit
Optimiser les exécutions nominales de Optimiser les exécutions nominales de circuit et accomplir des caractéristiques circuit et accomplir des caractéristiques et des contraintes donnéeset des contraintes données
Maximiser la robustesse de conception Maximiser la robustesse de conception et rapporter contre les coins de et rapporter contre les coins de processus et les variations statistiquesprocessus et les variations statistiques
Conception pour fabrication et Conception pour fabrication et rendement (DFM/DFY).rendement (DFM/DFY).
Montréal le 12 Décembre 2006Montréal le 12 Décembre 2006 2020
Les Methodologies DFM/DFYLes Methodologies DFM/DFY
InputInput - Circuit Schematic - Modèles de dispositif
OutputOutput- Schéma paramétrisé
- Préparation modèle
Setup 1: Setup 1: Préparation du circuit
- Schematic – Device Parameters- Schematic – Device Parameters
- Testbench, Simulation, Configuration- Testbench, Simulation, Configuration
- Analyses Setup, Design Variables- Analyses Setup, Design Variables
Montréal le 12 Décembre 2006Montréal le 12 Décembre 2006 2121
Les Methodologies DFM/DFYLes Methodologies DFM/DFY
InputInput - Parameterized Schematic- Spécifications, Parameters
OutputOutput- Circuit Characteristics
- Constraints (Sizing Rules)
- Identification automatisée de structure
- Génération automatisée des contraintes
- Conception, Opération, Process, Gestion
- Exécution de circuit, Spécification, Mismatch setup
Setup 2: Setup 2: Parameter Setup
Montréal le 12 Décembre 2006Montréal le 12 Décembre 2006 2222
Les Methodologies DFM/DFYLes Methodologies DFM/DFY
InputInput - Circuit Impraticable - Contraintes Violés
OutputOutput- Circuit faisable
- Contraintes accompli
- Détection automatisée des contraintes violées
- Analyse et optimisation des contraintes
- Optimisation automatisée de praticabilité
Setup 3: Setup 3: Feasibility Optimization
Constraints violated ! Constraints fulfilled !
Montréal le 12 Décembre 2006Montréal le 12 Décembre 2006 2323
Les Methodologies DFM/DFYLes Methodologies DFM/DFY
InputInput - Circuit faisable- Circuit faisable - Opérations Conditionnels
OutputOutput- Circuit Nominal Optimisé- Performances Optimisés
- Exécuter et analyse de sensibilité
- Trace des paramètres de conception
- Classement par taille de circuit
Setup 4: Setup 4: Optimisation Nominal
Performances don´tmeet Specifications
Performances meetSpecifications
Montréal le 12 Décembre 2006Montréal le 12 Décembre 2006 2424
Les Methodologies DFM/DFYLes Methodologies DFM/DFY
InputInput - Nominal Design
- Process Statistics
OutputOutput- Centered Design
- Yield Optimized Design
- - Monte Carlo Analysis, Amélioration automatique de rendement - - Analyse de distribution et distances
- Inspection des paramètres, , Optimisation des points des pires cas
Setup 5: Setup 5: Design Centering (Yield Optimization)
Yield too low !Yield > 99,9% !
Montréal le 12 Décembre 2006Montréal le 12 Décembre 2006 2525
ConclusionConclusion Importance de la relation entre Conception et Importance de la relation entre Conception et
fabricationfabrication Trois acteurs lors de la conception de circuits Trois acteurs lors de la conception de circuits
intégrésintégrés• FonderieFonderie• Concepteur des ICConcepteur des IC• Concepteurs des outils EDAConcepteurs des outils EDA
Importance des DFM et DFYImportance des DFM et DFY
Questions Questions
Montréal le 12 Décembre 2006Montréal le 12 Décembre 2006 2727
BibliographiesBibliographies 1- 1- Design for Manufacturability in Submicron Domain
W. Maly, H. Heineken, J. Khare and P. K. Nag
Carnegie Mellon University
Electrical and Computer Engineering Dept.
Pittsburgh, PA 15213
2- 2- DATE 2006 Special Session:
DFM/DFY Design for Manufacturability and Yield - influence of process
variations in digital, analog and mixed-signal circuit designOrganizers: A. Ripp, MunEDA GmbH, Munich, Germany – [email protected];,
M. Bühler, IBM Deutschland Entwicklung GmbH, Böblingen, Germany - [email protected];
3- 3- Design for ManufacturabilityITC 2003 Roundtable – IEEE Design & Test of ComputersITC 2003 Roundtable – IEEE Design & Test of Computers