Synchronous and Asyncronous Sequential Logic

Syncronous and Asyncronous Sequential Logic terdiri dari :

A. Syncronous Sequential Logic

1. S-R Latch

a) S-R Latch dengan gerbang NAND.

Apabila disusun dari NAND gate, disebut dengan NAND gate latch. Dua

buah NAND gate disilangkan antara output NAND gate-1 dihubungkan

dengan salah satu input NAND gate-2, dan sebaliknya. Output gate (output

latch) diberi nama Q dan Q’. Pada kondisi normal kedua output tersebut

saling berlawanan. Input latch diberi nama SET dan RESET.

Berikut rangkaian S-R Latch dengan gerbang NAND.

Berikut tabel kebenaran S-R Latch dengan gerbang NAND.

Berikut timing diagram S-R Latch dengan gerbang NAND.

Cara kerja rangkaian S-R Latch dengan gerbang NAND yaitu

1. Pada saat masukkan S dan R tidak sama maka keluaran Q akan sama

dengan R, karena misalkan kita masukkan nilai S = 0 dan R = 1 maka

nilai awal Q = 0 maka output gerbang NAND bawah adalah 1 sehingga

menyebabkan output gerbang NAND atas menjadi 1 yang menjadi nilai

Qt+1 sehingga terbukti sama dengan input R.

2. Jika masukkan S dan R sama dengan 0 maka dilarang karena Q sama

dengan Q’, karena dengan input S dan R = 0 maka output gerbang

NAND bawah = 1 dan output gerbang NAND atas = 1.

3. Jika masukkan S dan R = 1 maka Q akan sama dengan Q t-1, karena

dengan input S dan R = 1 maka output dari NAND bawah = 1 dan

output dari NAND atas = 0, tetap seperti nilai awal Q = 0.

b) S-R Latch dengan gerbang NOR

Dua buah NOR gate yang saling disilangkan dikenal sebagai NOR gate

latch, dengan dua buah output Q dan Q’ yang saling berlawanan serta dua

buah input SET dan RESET.

Berikut rangkaian S-R Latch dengan gerbang NOR

Berikut tabel kebenaran S-R Latch dengan gerbang NOR

Berikut timing diagram S-R Latch dengan gerbang NOR

Cara kerja rangkaian S-R Latch dengan gerbang NOR adalah :

1. Jika input S dan R berbeda maka Q akan sama dengan S, karena jika

input R = 0 dan S = 1 serta nilai awal Q = 0, maka output gerbang NOR

bawah = 0 dan output gerbang NOR atas = 1. Output gerbang NOR atas

merupakan nilai Qt+1 yang sama dengan input S.

2. Jika input S dan R sama dengan 0 maka Q akan sama dengan Qt-1,

karena dengan input S dan R = 0 maka output gerbang NOR bawah = 1

dan output gerbang NOR atas = 0, sehingga nilai Qt+1 sama dengan Qt

3. Jika input S dan R sama dengan 1 maka dilarang karena Q = Q’, karena

dengan input S dan R = 1 maka output NOR bawah = 0 dan output

gerbang NOR atas = 0. Ini dilarang karena nilai Qt+1 = Q’t+1 .

c) R-S Latch dengan Enable

R-S Latch dengan Enable merupakan pengembangan dari rangkaian R-S

Latch yang ditambah gerbang NAND pada input S dan R serta adanya

Enable yang menjadi kontrol input.

Berikut rangkaian R-S Latch dengan Enable

Berikut tabel kebenaran R-S Latch dengan Enable

Berikut timing diagram R-S Latch dengan Enable :

C S R S’ R’ Q

0 x x 1 1 No change

1 0 0 1 1 No change

1 0 1 1 0 0 (reset)

1 1 0 0 1 1 (set)

1 1 1 0 0 Avoid!

Cara kerja rangkaian R-S Latch dengan Enable di atas adalah :

Kontrol untuk input S dan R adalah C. Saat input C = 0, maka berapapun

input S dan R tidak berpengaruh pada Q karena output dari gerbang kedua

NAND akan selalu sama dengan 0 sehingga output Q = Qt-1 atau tetap.

Sedangkan untuk bisa membaca input S dan R maka input C harus sama

dengan 1 supaya output bisa NAND = 1 Jika input C=1 maka akan

berlaku:

Input S dan R = 0 maka Q = Qt-1 atau tidak berubah.

Input S dan R = 1 maka dilarang karena Q = Q’.

Input S ≠ R maka Q = S.

2. D-Latch

D-Latch adalah perkembangan dari S-R Latch yang digunakan untuk

menghindari kombinasi S=1 dan R=1. Caranya adalah dengan

menggunakan sebuah inverter.

Berikut rangkaian D-Latch dengan menggunakan gerbang NAND.

Berikut tabel kebenaran rangkaian D-Latch dengan menggunakan gerbang

NAND.

Berikut timing diagram D-Latch

Cara kerja rangkaian D-Latch dengan menggunakan gerbang NAND :

Jika input Clock (Clk) sama dengan 0 maka input dari Data (D) tidak

akan berpengaruh karena output gerbang NAND akan selalu sama

dengan 0 sehingga keluaran Q = Last Q atau tidak berubah.

Jika input Enable (E) adalah 1 maka Q = D.

3. S-R Flip-Flop

S-R flip-flop dikembangkan dari S-R latch. S-R Flip-Flop merupakan

salah satu jenis rangkaian flip-flop sehingga pemberian trigger

menggunakan Edge triggering dan Master-slave triggering

3.1 S-R Flip-Flop Edge Triggering.

3.1.1. S-R Flip-Flop Positive Edge Triggered.

S-R Flip-Flop Positive Edge Triggered akan merespon input S

dan R jika ada transisi sinyal CLK dari 0 ke 1 (naik).

Berikut simbol dan tabel kebenaran S-R Flip-Flop Positive Edge

Triggered.

Berikut timing diagram S-R Flip-Flop Positive Edge Triggered.

Cara kerja rangkaian berikut timing diagram S-R Flip-Flop

Positive Edge Triggered di atas adalah pembacaan input S dan R

akan dilakukan pada saat transisi sinyal CLK dari 0 ke 1. Jika

terjadi transisi sinyal CLK dari 1 ke 0 maka nilai Q akan tetap.

Selanjutnya perubahan output Q menggunakan tabel kebenaran

di atas.

3.1.2. S-R Flip-Flop Negative Edge Triggered.

S-R Flip-Flop Positive Edge Triggered akan merespon input S dan R

jika ada transisi sinyal CLK dari 1 ke 0 (turun).

Berikut simbol dan tabel kebenaran S-R Flip-Flop Negative Edge

Triggered.

Berikut timing diagram S-R Flip-Flop Negative Edge Triggered.

Cara kerja rangkaian Berikut timing diagram S-R Flip-Flop

Negative Edge Triggered di atas adalah pembacaan input S dan R

akan dilakukan pada saat transisi sinyal CLK dari 1 ke 0. Jika

terjadi transisi sinyal CLK dari 0 ke 1 maka nilai Q akan tetap.

Selanjutnya perubahan output Q menggunakan tabel kebenaran di

atas.

3.2 S-R Flip-Flop Master-Slave Triggering.

Dibentuk oleh 2 buah rangkaian R-S Latch, 1 sebagai master dan 1

sebagai slave.

Berikut sirkuit desain S-R Flip-Flop Master-Slave Triggering.

Berikut tabel kebenaran S-R Flip-Flop Master-Slave Triggering.

Berikut timing diagram S-R Flip-Flop Master-Slave Triggering.

Cara kerja S-R Flip-Flop Master-Slave Triggering.

Saat clock low ke high, master melihat nilai dari sinyal masukan S

dan R, slave tidak berubah. Karena clock yang masuk ke slave

merupakan invert dari clock yang masuk ke master sehingga jika

clock = 1 maka master menjadi aktif dan clock pada slave = 0

sehingga slave menjadi tidak aktif. Selanjutnya Qm mengikuti

perubahan S dan R sesuai dengan tabel kebenaran dan Qs konstan.

Saat clock dari high ke low, master berhenti mengikuti perubahan

nilai masukan S dan R, sebaliknya slave akan merespon masukan

Qm dan mengubah statenya menjadi output Q.

4. D Flip-Flop

4.1 D Flip-Flop Edge Triggering.

Ada 2 tipe rangkaian :

Positive edge triggered D flip-flop

Rangkaian merespon di transisi positif sinyal clock.

Negative edge triggered D flip-flop

Rangkaian merespon di transisi negatif sinyal clock.

Berikut simbol rangkaian Positive edge triggered D flip-flop dan

Negative edge triggered D flip-flop.

Berikut rangkaian dan timing diagram untuk Positive edge triggered D

flip-flop dan Negative edge triggered D flip-flop.

Cara kerja rangkaian di atas adalah :

Untuk rangkaian pertama yaitu dengan output Qa merupakan

rangkaian D-Latch. Penjelasan sama seperti penjelasan pada

rangkaian D-Latch.

Untuk rangkaian kedua yaitu dengan output Qb merupakan

rangkaian Positive edge triggered D flip-flop. Rangkaian Positive

edge triggered D flip-flop akan merespon input D pada saat sinyal

clock melakukan transisi dari 0 ke 1 (sinyal clock naik). Untuk

perubahan nilai Qb menggunakan tabel kebenaran D Latch. Seperti

pada contoh timing diagram di atas, pada saat sinyal clock naik yang

pertama kali, maka akan dilakukan pembacaan nilai D yaitu sama

dengan 1 maka Qb= 1, selanjutnya pada kondisi sinyal clock naik

yang kedua kalinya, D = 0 maka Qb = 0.

Untuk rangkaian ketiga yaitu dengan output Qc merupakan Negative

edge triggered D flip-flop. Rangkaian Negative edge triggered D

flip-flop akan merespon input D pada saat sinyal clock melakukan

transisi dari high ke low (sinyal clock turun). Untuk perubahan nilai

Qc menggunakan tabel kebenaran D Latch. Seperti pada contoh

timing diagram di atas, pada saat sinyal clock turun untuk pertama

kali D=0 maka Q=0, kemudian sinyal clock turun untuk kedua kali

D=1 maka Q=1.

4.2 D Flip-Flop Master-Slave Triggering.

Dibentuk oleh 2 buah rangkaian D Latch, 1 sebagai master dan 1 sebagai

slave. Master akan mengubah statenya saat clock = 1 dan slave akan

mengubah statenya saat clock = 0. Untuk tabel kebenaran tetap

menggunakan tabel kebenaran D Latch karena dasarnya ada di D Latch.

Berikut rangkaian D Flip-Flop Master-Slave Triggering.

Berikut tabel kebenaran D Flip Flop Master Slave Triggering

Berikut timing diagram D Flip-Flop Master-Slave Triggering.

Cara kerja dari rangkaian D Flip-Flop Master-Slave Triggering.

Saat clock low ke high, master melihat nilai dari sinyal masukan D,

slave tidak berubah. Ini disebabkan karena input clock ke slave

merupakan invert clock ke master sehingga jika clock = 1 maka

master akan aktif dan slave tidak aktif. Selanjutnya Qm mengikuti

perubahan D sesuai dengan tabel kebenaran dan Qs konstan.

Saat clock berubah dari high ke low, master berhenti mengikuti

perubahan nilai masukan D, sebaliknya slave akan merespon

masukan Qm dan mengubah statenya menjadi output Q.

6. J-K Flip-Flop

6.1 Dasar J-K Flip-Flop

Flip-flop J-K merupakan penyempurnaan dari flip-flop R-S terutama

untuk mengatasi kondisi terlarang seperti pada R-S flip-flop. Pada

kondisi masukan J=1 dan K=1 akan membuat kondisi keluaran

berlawanan dengan kondisi keluaran sebelumnya.

Sementara untuk keluaran berdasarkan kondisi­kondisi masukan

yang lain semua sama dengan Flip­flop R­S.

Berikut adalah tabel kebenaran JK Flip-Flop dari rangkaian di atas.

Pada rangkaian J-K flip-flop, keluaran Q = Qt-1 bila klok Clk=0 dan

masukan J dan K sembarang.Ini sebabkan karena input Clk akan masuk

ke NAND dan jika nilainya = 0 maka rangkaian menjadi tidak aktif atau

hanya bersifat memory saja. Selain itu, keadaan keluaran Q=Qt-1 ini

juga terjadi bila masukan J=K=0 dan klok=1. Keadaan Q=Qt-1 , artinya

keadaan keluaran Q tetap seperti keadaan sebelumnya, atau dengan kata

lain disebut keadaan memori. Bila masukan J merupakan inversi dari K,

maka setelah klok=1, keluaran Q selalu sama dengan masukan J. Dan

bila masukan J=K=1, maka setelah klok, keluaran Q=Q’t-1 yang artinya

keluaran Q merupakan inversi dari keluaran keadaan sebelumnya.

Keadaan yang perlu diwaspadai dalam hal J=K=1, adalah keadaan

klok=1 yang terlalu lama. Bila keadaan ini terjadi keluaran rangkaian

menjadi tidak stabil, karena keluaran akan selalu berganti dari keadaan

yang satu ke keadaan yang lain (race around condition). Agar keadaan

tidak stabil ini tidak terjadi lamanya waktu klok=1 (periode pulsa = Tp)

diusahakan harus lebih kecil dari lamanya waktu tunda (Td) rangkaian,

dan Td harus lebih kecil dari perioda klok (T), atau dapat

diformulasikan periode pulsa Tp < Td < T.

6.2 J-K Flip-Flop Master-Slave Triggering.

Rangkaian J-K flip-flop pada dasarnya terdiri dari dua buah rangkaian

S-R flip-flop, SR flip flop pertama sebagai masternya, dan SR flip-flop

kedua sebagai slavenya. Antara klok master dan klok slave dipasang

sebuah inverter.

Berikut rangkaian J-K Flip-Flop Master-Slave Triggering.

Berikut tabel kebenaran J-K Flip-Flop Master-Slave Triggering.

Berikut timing diagram J-K Flip-Flop Master-Slave Triggering.

Cara kerja rangkaian J-K Flip-Flop Master-Slave Triggering.

Bila klok dalam logika 1 ( sinyal clock naik) maka flip-flop master

merespon setiap masukan S dan R, pada saat yang sama klok slave

berlogika 0 dengan demikian bagian slave tidak merespon gejala yang

ada pada masukan slave atau keluaran master. Setelah ada perubahan

klok dari 1 ke 0, bagian master dalam keadaan memori, tidak merespon

masukan S-R, pada saat yang sama klok bagian slave terbuka (berlogik

1), bagian slave dalam kondisi peka terhadap masukan yang merupakan

keluaran dari masternya. Dengan demikian terjadi kondisi keluaran

master ditransfer ke bagian keluaran slave. Operasi dari rangkaian

master slave terdiri dari dua tahap operasi dalam satu pulsa klok, tahap

pulsa sisi naik, master merespon data masukan J-K, dan tahap pulsa sisi

turun, slave merespon data keluaran master, menjadi data keluaran

slave. Dengan kata lain master slave merespon data masukan yang ada

pada J-K setelah terjadi satu pulsa klok.

6.3 J-K Flip-Flop Edge Triggering

J-K Flip-Flop Edge Triggering terdiri dari 2 jenis yaitu J-K Flip-Flop

Positive Edge Triggering dan J-K Flip-Flop Negative Edge Triggering.

J-K Flip-Flop Positive Edge Triggered akan merespon input J dan K

jika ada transisi sinyal CLK dari 0 ke 1 (naik). J-K Flip-Flop Positive

Edge Triggered akan merespon input J dan K jika ada transisi sinyal

CLK dari 1 ke 0 (turun).

Berikut contoh J-K Flip-Flop Edge Triggering yaitu J-K Flip-Flop

Positive Edge Triggering.

Berikut tabel kebenaran J-K Flip-Flop Edge Triggering.

Berikut timing diagram J-K Flip-Flop Positive Edge Triggering.

Cara kerja J-K Flip-Flop Positive Edge Triggering :

Pertama, sinyal CLK yang digunakan adalah saat sinyal CLK transisi

dari 0 ke 1 (naik) maka akan direspon input J dan K dan dengan

menggunakan tabel kebenaran maka akan didapatkan output sinyal Q.

Apabila sinyal CLK transisi dari 1 ke 0 maka sinyal Q akan tetap (tidak

berubah). Selanjutnya pada saat sinyal Q transisi dari 0 ke 1 lagi maka

akan direspon input J dan K lagi dan seterusnya.

7. T Flip-Flop

7.1 Dasar T Flip-Flop

T Flip-flop atau flip-flop toggle adalah flip-flop J-K yang kedua

masukannya (J dan K) digabungkan menjadi satu sehingga hanya ada

satu jalan masuk. Karakteristik dari flip-flop ini adalah kondisi keluaran

akan selalu toggel atau berlawanan dengan kondisi sebelumnya apabila

diberikan masukan logika 1. Sementara itu kondisi keluaran akan tetap

atau sama dengan kondisi keluaran sebelumnya bila diberi masukan

logika 0.

Berikut rangkaian T Flip-Flop.

Berikut tabel kebenaran T Flip-Flop.

7.2 T Flip-Flop Edge Triggering.

7.2.1 Flip-Flop T Positive Edge Triggering.

Menurut Tabel kebenaran di bawah, keluaran Q selalu berubah

setiap kali terjadi perubahan gelombang masukan dari 0 ke 1, atau

sisi naik dari sebuah gelombang masukan.

Berikut rangkaian dan circuit design T flip-flop positive edge

triggering.

Berikut timing diagram T flip-flop positive edge triggering.

Cara kerja rangkaian T flip-flop positive edge triggering adalah

bila keluaran Q berada pada level 1, dan terjadi perubahan positip

pada masukan T, keluaran Q berubah menjadi 0, dan bila terjadi

sisi naik lagi pada masukan T, keluaran akan kembali ke level 1

lagi. Ini yang disebut dengan sifat toggel (berlawanan dengan

kondisi sebelumnya).

7.2.2 Flip-Flop T Negative Edge Triggering.

Flip-Flop Negative Edge Triggering merupakan kebalikan dari T

Flip-Flop Positive Edge Triggering yang akan merespon input T

apabila terjadi transisi sinyal clock dari HIGH ke LOW (1 ke 0).

Berikut adalah simbol untuk Flip-Flop T Negative Edge Triggering.

Berikut adalah tabel kebenaran untuk Flip-Flop T Negative Edge

Triggering.

Untuk timing diagram Flip-Flop T Negative Edge Triggering sama

dengan Flip-Flop T Positive Edge Triggering akan tetapi yang

berbeda adalah respon input T akan dilakukan pada saat transisi Clk

dari high to low saja dan selanjutnya output Q akan bersifat toggle.

T

T

T

Summary

Tabel di atas merupakan rangkuman rumus baku untuk masing-masing jenis

latch dan flip-flop.

Tambahan : FLIP FLOP dengan input CLR dan PRE

1. SR Flip Flop dengan input PRE dan CLR

SR Flip Flop dengan input PRE dan CLR mempunyai hampir sama dengan

SR Flip Flop tetapi yang berbeda adalah adanya tambahan input manual dari

luar yang bisa langsung mempengaruhi output Q sehingga membuat

rangkaian menjadi tidak sinkron. Input yang ditambahkan adalah SET dan

CLR.

Berikut rangkaian SR Flip Flop dengan input PRE dan CLR.

Cara kerja rangkaian di atas adalah SET merupakan input yang digunakan

untuk kontrol output Q. Jika SET =1 dan CLR = 0 maka Q = 1 dan jika CLR

= 1 dan SET = 0 maka Q = 0. Jika SET = 1 dan Q =1 maka Qt = Qt-1.

Selama tiga kondisi tersebut input S dan R tidak akan berpengaruh pada Q.

Jika SET = 1 dan CLR = 1 maka baru ada respon terhadap input S dan R.

Selanjutnya output Q akan menyesuaikan dengan input S dan R yang

direspon oleh master pada saat transisi clock dari low ke high dan

menghasilkan output Qm. Pada saat transisi clock dari high ke low maka

slave akan merespon input Qm dan menghasilkan output Q.

2. T Flip Flop dengan input PRE dan CLR

T Flip Flop dengan input PRE dan CLR mempunyai hampir sama dengan T

Flip Flop tetapi yang berbeda adalah adanya tambahan input manual dari

luar yang bisa langsung mempengaruhi output Q. Input yang ditambahkan

adalah PR dan CLR.

Berikut simbol T Flip Flop dengan input PRE dan CLR

Berikut tabel kebenaran T Flip Flop dengan input PRE dan CLR Positive

Edge Trigger.

Cara kerja rangkaian T Flip Flop dengan input PRE dan CLR di atas adalah

: Input CLR akan mempengaruhi Q. Jika CLR = 1 maka Q = 0 , jika CLR =

0 maka rangkaian akan merespon input T. Jika T = 0 maka Q = no change.

Rangkaian akan bersifat toggel jika CLR = 0 , C = edge trigger positif dan T

= 1.

3. D Flip Flop dengan input PRE dan CLR

D Flip Flop dengan input PRE dan CLR mempunyai input Reset.

Berikut rangkaian D Flip Flop dengan input PRE dan CLR

Berikut tabel kebenaran D Flip Flop dengan input PRE dan CLR

Berikut timing diagram D Flip Flop dengan input PRE dan CLR

Cara kerja rangkaian D Flip Flop dengan input PRE dan CLR di atas : input

reset merupakan input dari luar yang dapat mempengaruhi langsung nilai Q

karena reset langsung dihubungkan dengan gerbang NAND. Jika reset

diberi nilai 0 maka Q = 0 dan jika reset = 1 maka rangkaian akan merespon

input D kemudian baru menyesuaikan tabel kebenaran untuk menentukan

nilai Q.

4. JK Flip Flop dengan input PRE dan CLR

4.1 JK Flip Flop dengan input PRE dan CLR edge triggering

JK Flip Flop dengan input PRE dan CLR juga mempunyai input PRE dan

CLR.

Berikut rangkaian JK Flip Flop dengan input PRE dan CLR

Negative edge triggering

Berikut tabel kebenaran JK Flip Flop dengan input PRE dan CLR

negative and positive.

Berikut timing diagram JK Flip Flop dengan input PRE dan CLR

negative.

4.2 JK Flip Flop dengan input PRE dan CLR master slave

Berikut rangkaian Asyncronous JK Flip Flop master slave

Berikut tabel kebenaran Asyncronous JK Flip Flop master slave

Berikut timing diagram Asyncronous JK Flip Flop master slave.

J-K Flip-Flop dengan input PRE dan CLR hampir sama dengan J-K Flip-

Flop , dengan menambahkan PRE (Preset) dan CLR (Clear). PRE dan

CLR merupakan input dari luar. Dengan demikian J-K Flip Flop dapat

menkontrol output Q tanpa memperdulikan input J dan K.

Fungsi dari PRE dan CLR pada J-K Flip-Flop adalah jika input PRE dan

CLR tidak akan memberikan efek, flip-flop akan merespon input J,K dan

CLK. Jika PRE=1 dan CLR=0 maka maka Q=1 tidak bergantung dengan

input sinkron. Jika PRE=0 dan CLR=1 maka Q=1 tidak bergantung input

sinkron. Dan jika PRE dan CLR = 0 maka Q akan menjadi ambigu (tidak

pasti).

B. Asyncronous Sequential Logic

Semua perpindahan state (keadaan) pada rangkaian sekuensial

sinkron dilakukansecara serentak berdasarkan suatu clock tertentu.

Rangkaian sekuensial asinkron tidak memiliki clock seperti rangkaian

sekuensial sinkron, sehingga perpindahan state pada rangkaian sekuensial

asinkron dapat terjadi kapan saja dengan memanfaatkan konsep kestabilan.

0

1 0

PRE

1

0 Ambiguous (not used)

Q=0 independent of synchronous inputs

Q*

No effect; FF can respond to J, K, and CLK

Q=1 independent of synchronous inputs

*CLK can be in any state

CLR

1

0 1

J

K

CLK

Q

Q

CLR

PRE

1. RS-Latch Asinkron

a. RS-Latch Asinkron dengan gerbang NAND

SR latch digunakan sebagai elemen penundaan waktu dalam rangkaian

sekuensial asinkron. Gerbang NOR SR latch dan tabel kebenarannya adalah:

Kondisi yang harus dihindari di sini adalah bahwa kedua S dan R tidak

0 secara bersamaan yang terpenuhi ketika S'R'= 0. Fungsi eksitasi untuk

rangkaian adalah: Y = [S(Ry)']' = S + 'Ry

b. RS-Latch Asinkron dengan gerbang NOR

Sama dengan kondisi RS-Latch dengan gerbang NAND, dapat dilihat

rangkaian dan tabel kebenaran RS Latch asinkron dengan gerbang NOR di

bawah.

2. D-Latch Asinkron

G (Gerbang) dan D (data), dan satu keluaran Q. Gated latch adalah elemen

memori yang menerima nilaiD saat G = 1 dan mempertahankan nilai

ini setelah G berubah menjadi 0.Setelah G = 0, perubahan dalam D

tidak mengubah nilai output Q.

Berikut rangkaian dan tabel kebenaran D-Latch Asinkron.