School of Engineering VHDL 4: Getaktete Logik (D-FF, Zähler, Automaten)

transcript

School ofEngineering

VHDL 4: Getaktete Logik (D-FF, Zähler, Automaten)

School ofEngineeringInhalt

● Getaktete Logik ○ D-FF○ 8-bit Register○ D-FF mit asynchronem Reset○ D-FF mit synchronem Reset

● Synthese● Beispiel Flankendetektor

LIBRARY ieee;USE ieee.std_logic_1164.all;

ENTITY vhdl IS

PORT(clk : IN std_logic;d : IN std_logic;q : OUT std_logic);

END vhdl;

ARCHITECTURE rtl OF vhdl ISBEGIN

logik : PROCESS(clk)BEGIN

IF clk'EVENT AND clk = '1' THENq <= d;

ELSEq <= q;

END IF;END PROCESS logik;

END rtl;

Was könnte dieses VHDL beschreiben?

D Qn+1

ENTITY dff_logic IS

PORT(clk : IN std_logic;d : IN std_logic;q : OUT std_logic);

END dff_logic;

ARCHITECTURE rtl OF dff_logic ISBEGIN

dff : PROCESS(clk)BEGIN

ELSEq <= q;

END IF;END PROCESS dff;

END rtl;

Prozess nur aktiviert wenn clk ändert

wahr wenn sich clk ändert

Else nicht notwendig,wenn if nicht zutrifft bleibt q wie vorher

VHDL Beschreibung eines D-FF

ENTITY dff_logic IS

PORT(clk : IN std_logic;d : IN std_logic_vector(7 downto 0);q : OUT std_logic_vector (7 downto 0);

END dff_logic;

ARCHITECTURE rtl OF dff_logic ISBEGIN

END rtl;

Was ist hier anders als vorher ?

8-bit breites Register

ENTITY dff_arst IS PORT( clk, din, reset : IN std_logic;

qout : OUT std_logic );END dff_arst;

ARCHITECTURE rtl OF dff_arst ISBEGIN dff : PROCESS(clk, reset) BEGIN IF reset = '1' THEN

qout <= '0'; ELSIF clk'EVENT AND clk = '1' THEN qout <= din; END IF; END PROCESS dff;END rtl;

Welches Signal ist bei diesem Prozess neu?

Reset zu oberst im if statementhat deshalb höchste Priorität

- Asynchroner Reset !

Was passiert hier ?

ENTITY dff_arst IS

PORT(clk,d,reset : IN std_logic;q : OUT std_logic);

END dff_arst;

ARCHITECTURE rtl OF dff_arst IS

BEGINdff : PROCESS(clk)BEGIN

IF clk'EVENT AND clk = '1' THENIF reset = '1' THEN

q <= '0';ELSE

q <= d;END IF;

END rtl;

Synchroner Reset

D-Flip Flop mit synchronem Reset

q <= '0';ELSE

q <= d;END IF;

School ofEngineeringD-Flip Flop mit synchronem Reset

CLKRESET &

q <= '0';ELSE

q <= d;END IF;

School ofEngineeringGeschachteltes IF statement

ENTITY dff_srst IS

PORT(clk,d,reset : IN std_logic;q : OUT std_logic);

END dff_srst;

ARCHITECTURE rtl OF dff_srst IS

q <= '0';ELSE

q <= d;END IF;

END rtl;

Geschachteltes IF statement

School ofEngineeringErzeugung eines Taktes für Simulation

SIGNAL clk_halfp : time := 20ns;

clkgen : PROCESS

BEGIN WAIT FOR 1*clk_halfp; clk <= '1'; WAIT FOR 1*clk_halfp; clk <= '0'; END PROCESS clkgen;

END struct;

Ohne Sensitivity Liste

School ofEngineeringÜbung:

Zeichnen Sie den Schaltplan dieses VHDL

ENTITY dff_logic IS

PORT( clk,j,k : IN std_logic;h : OUT std_logic);

END dff_logic;

ARCHITECTURE rtl OF dff_logic ISSignal i : std_logic;

IF clk'EVENT AND clk = '1' THENh <= i;i <= j OR k;

END rtl;

School ofEngineeringLösung der Übung

QD QD hij >1

IF clk'EVENT AND clk = '1' THENh <= i;i <= j OR k;

Als Faustregel gilt:Jedes Signal das nach clk‘event zugewiesen wird, wird alsFlip-Flop synthetisiert

School ofEngineeringÜbung:

Eindeutiger VHDL Kode

ARCHITECTURE rtl OF dff_logic ISSignal i, next_i : std_logic;

Signal next_h : std_logic;

IF clk'EVENT AND clk = '1' THENi <= next_i;h <= next_h;

comb : PROCESS(i,j,k)BEGIN

next_i <= j OR k;next_h <= i;

END PROCESS dff;END rtl;

School ofEngineeringZeitliches Verhalten der Übung

QD QD hij >1

School ofEngineeringZeitliches Verhalten der Übung

QD QD hij >1

Aufbau und Architektur von PLD

Übersicht Programmierbare Logik

Programmierbare Bausteine

FPGAField Programmable Gate Array

Look Up Tablebasierend

Multiplexerbasierend

LogicArray

basierend

School ofEngineeringDarstellung von kombinatorischer

N ALogischeVerknüpfung

(Disjunktive Form)A = Z & K & !S # Z & N & !S

Gute Minterme

Darstellung von sequentieller Logik

GegenwärtigerZustand

n = Anzahl der FFsQ

int. 1

Folge-Zustand

Beispiel synchroner Zähler

D Q D Q

D QIN_A OUT_A

L3L2L1 L5

FF1 FF2 FF3

Allgemeine RTL Beschreibung einer Synchronen Digitalen Schaltung

(RTL = Register Transfer Level)

AND Feld(programmierbar)

OR Feld(fest verdrahtet)

Eingangsignal invertiert

Eingangspuffer

School ofEngineeringComplex Programmable Logic Device

Ein Logik Block = 16 FF

Programmable Interconnect Matrix

2. Aufbau mit Multiplexern

X = A UND B1

School ofEngineeringRS-Flip-Flop aufgebaut aus

Multiplexern

!R !S Qn+1 !Qn+1

0 0 0 0

1 0 1 0

0 1 0 1

1 1 Qn !Qn

School ofEngineeringLogikgrundzelle von Actel basierend

auf Multiplexern

Transfergate

1 1 0XOR Funktion im LUT

4 x 1 RAM

Logik mit Look Up Tabellen

Ein Logic Element (LE) im MAXII

MAXII Block Diagram

LE Kluster (Logic Array Blocks)

Direkte Links zu benachbarten LAB

MAXII Floorplan

Verteilung spezieller Signale

MAX II I/O

Spezielle Pins

Synthese

E0E1E2

= Umwandlung einer VHDLSchaltungsbeschreibung inphysikalische Gatter und Flip Flops

Gatter/Flip-Flop Bibliothek

Hardware Beschreibung

Netzliste

ARCHITECTURE comb OF beisp IS

q0 <= not (e0 and e1);

sig3 <=(e2 and e3) or (e0 and e1);......(Beschreibung nicht vollständig)

END comb;

!! Jedes synthetisierbare VHDL wird Hardware !!

VHDL Synthesizer

Entity: A

Architecture: A

Entity: B

Architecture: B Package: A

VHDL Synthesizer (umwandlung von VHDL code in Gatter und Flip Flops)

WorkingLibrary

ieeeLibrary

.pin .vhd

BauteileLibraries

.jed .rpt

Dateien fürProgrammiergerät

Bericht Pin Belegung

Ergebnis inVHDL Form

primitiveLibrary

School ofEngineeringSynthese Beispiel I

BUF (DIRECT)

comb~0

h~reg0\dff:ii~0j

Synthese Ergebnis der Übung (Folie 14)

ENTITY dff_arst IS PORT( clk, din, reset : IN std_logic;

qout : OUT std_logic );END dff_arst;

ARCHITECTURE rtl OF dff_arst ISBEGIN dff : PROCESS(clk, reset) BEGIN IF reset = '1' THEN

qout <= '0'; ELSIF clk'EVENT AND clk = '1' THEN qout <= din; END IF; END PROCESS dff;END rtl;

Synthese Beispiel II D-FF mit async. Reset

Synthese Ergebnis

qout~reg0

Synthese Beispiel II D-FF mit async. Reset

ENTITY dff_srst IS PORT( clk, d, reset : IN std_logic;

qout : OUT std_logic );END dff_srst;

ARCHITECTURE rtl OF dff_srst ISBEGIN dff : PROCESS(clk, reset) BEGIN IF clk'EVENT AND clk = '1' THEN

IF reset = '1' THEN qout <= '0';ELSE qout <= d;END IF;

END IF; END PROCESS dff;END rtl;

Synthese Beispiel III D-FF mit Sync. Reset

Synthese Ergebnis

qout~reg0

dreset

Synthese Beispiel III D-FF mit Sync. Reset

Erklärungen zum LabFlankendetektor

&flinQD QD

Wie können wir die Schaltung ändern, so dass wir fallende und steigende Flanken anzeigen

Flankendetektor

Simulation von getakteter Logik (am Beispiel Flankendetektor)

School ofEngineeringWas muss man testen?

Was weiss man vom Logikverhalten?

• Nach der zweiten Taktflanke nachdem flin =‚1‘ wird steig = ‚1‘

• „steig“ bleibt genau für eine Taktperiode ‚1‘

• Nach der fallenden Taktflanke von flin =‚1‘ bleibt „steig“ auf ‚0‘.

Simulatoren und Debugger

DUTProcess:Stimulus

Process:clk

Testbench

Process:Stimulus

Check mit Assert

Signal Stimulus

stimuli: processbeginwait for 1*clk_halfp ;flin <= '0';

reset <= '1'; RESET RAUSwait for 5*clkp;reset <= '0';assert (steig = '0') report " after reset should be zero" severity failure;wait for 1*clkp ;flin <= '1'; assert (steig = '0') report " should still be zero" severity failure;wait for 1*clkp;-- 1. Takt nach flin = '1'flin <= '1';assert (steig = '0') report " should still be zero" severity failure;

School of Engineering VHDL 4: Getaktete Logik (D-FF, Zähler, Automaten)

Documents