DEMODULATOR QPSK
(QUADRATURE PHASE SHIFT KEYING)
TUGAS AKHIR
Diajukan Untuk Memenuhi Salah Satu Syarat
Memperoleh Gelar Sarjana Teknik pada
Program Studi Teknik Elektro
Fakultas Sains dan Teknologi
Disusun Oleh:
Yohana Febrianti Sumardi
NIM : 035114017
PROGRAM STUDI TEKNIK ELEKTRO
JURUSAN TEKNIK ELEKTRO
FAKULTAS SAINS DAN TEKNOLOGI
UNIVERSITAS SANATA DHARMA
YOGYAKARTA
2008
i
QPSK DEMODULATOR
FINAL PROJECT
Presented as Partial Fulfillment of the Requirements
To Obtain the Sarjana Teknik Degree
In Electrical Engineering Study Program
By:
Yohana Febrianti Sumardi
Student Number : 035114017
ELECTRICAL ENGINEERING STUDY PROGRAM
SCIENCE AND TECHNOLOGY FACULTY
SANATA DHARMA UNIVERSITY
YOGYAKARTA
2008
ii
iii
HALAMAN PENGESAHAN
TUGAS AKHIR
DEMODULATOR QPSK
(QUADRATURE PHASED SHIFT KEYING) Disusun Oleh :
YOHANA FEBRIANTI SUMARDI NIM : 035114017
Telah dipertahankan di depan Panitia Penguji
Pada tanggal : 8 Maret 2008
dan dinyatakan memenuhi syarat
Susunan Panitia Penguji
Nama Lengkap Tanda Tangan
Ketua : Martanto, S.T., M.T. ...................................
Sekretaris : Damar Widjaja, S.T., M.T. ...................................
Anggota : A. Bayu Primawan, S.T., M.Eng. ...................................
Anggota : Pius Yozy Merucahyo, S.T., M.T. ...................................
Yogyakarta, .................................... Fakultas Sains dan Teknologi
Universitas Sanata Dharma Dekan
Ir. Greg. Heliarko, S.J., S.S.,B.S.T., M.A., M. Sc.
iv
LEMBAR PERNYATAAN KEASLIAN KARYA
Saya menyatakan dengan sesungguhnya bahwa yang saya tulis ini tidak memuat
karya atau bagian karya orang lain, kecuali yang telah disebutkan dalam kutipan
dan daftar pustaka, sebagaimana layaknya karya ilmiah.
Yogyakarta, 22 Februari 2008
Penulis
Yohana Febrianti Sumardi
v
Percayalah kepada TUHAN dengan segenap hatimu, dan janganlah bersandar kepada pengertianmu sendiri (Amsal 3:5)
Orang yang tidak mau mendengarkan kritik Tidak akan pernah belajar darinya
Ketika seorang sahabat melukai kita, kita harus menulisnya di atas pasir agar angin maaf datang
dan menghapus tulisan itu. Dan bila sesuatu yang luar biasa baik terjadi, kita harus memahatnya di atas batu hati kita, agar takkan pernah
bisa hilang tertiup angin.
vi
Tugas akhir ini kupersembahkan untuk: Tuhan Yesus atas kasih-Nya
Kedua orang tuaku tercinta (Bpk.Sumardi & Ibu Ninik Sri Lestari)
Kakaku tersayang (Danang Indra Sumardi) yang selalu memberikan cinta, doa,
dorongan dan nasehat.
vii
DEMODULATOR QPSK
INTISARI
QPSK merupakan salah satu teknik modulasi yang dapat digunakan untuk IDR dan VSAT pada komunikasi satelit, modem ISDN, serta telepon seluler. Demodulasi QPSK merupakan proses mengkodekan kembali sinyal analog yang memiliki empat keadaan fasa yang berbeda menjadi dua bit data digital pada masing-masing keadaannya. Keunggulan QPSK adalah efisiensi bandwidth dan lebih tahan terhadap interferensi yang disebabkan oleh perubahan amplitudo. Dengan banyaknya manfaat QPSK, maka perlu dibuat suatu modul sebagai alat bantu belajar.
Demodulator QPSK ini terdiri dari BPF untuk menyaring frekuensi tertentu yang berasal dari modulator QPSK, Carrier Recovery untuk menghasilkan sinyal pembawa, Product Detector untuk mengalikan sinyal termodulasi dan sinyal pembawa, LPF, Komparator, Bit-timing recovery untuk mengasilkan clock, dan register PISO untuk mengubah data paralel menjadi data serial. Demodulator QPSK yang dibuat dapat mengkodekan kembali sinyal informasi dari modulator QPSK jika mengunakan sinyal pembawa dari modulator. Tetapi tidak demikian jika digunakan sinyal pembawa dari Carrier Recovery.
Kata kunci : demodulator QPSK, modulasi fasa.
viii
QPSK DEMODULATOR
ABSTRACT
QPSK is one of the modulation technique that is used for IDR and VSAT in satellite communication, ISDN modem, and cell phone. QPSK demodulation is an encoding process of analog signal that have four different phase resulting two bit digital data on each phase. The benefit of QPSK is bandwidth efficiency and more robust from interference signal that is caused by amplitude changing. With the benefit of the QPSK modulation, so a practicum module is important to be made.
QPSK demodulator that has been made consist of BPF to filter a certain frequency from QPSK modulator, Carrier Recovery to produce carrier signal, Product Detector to multiply between modulated signal and carrier signal, LPF, Comparator, Bit-timing recovery to produce clock signal for PISO register, and PISO register to change parallel data to serial data. QPSK demodulator that has been made can encode the information signal from QPSK modulator if use carrier signal from modulator. But if use carrier signal from Carrier Recovery, demodulator QPSK cannot encode the information signal. Key word: QPSK demodulator, phase modulation.
ix
x
KATA PENGANTAR
Puji dan syukur penulis panjatkan ke Hadirat Tuhan Yang Maha Esa yang
telah melimpahkan rahmat dan karunia-Nya sehingga penulis dapat
menyelesaikan Tugas Akhir yang berjudul. “Demodulatror QPSK ”. Tugas
Akhir ini disusun sebagai salah satu syarat untuk memperoleh gelar Sarjana
Teknik. Dalam penyusunannya, banyak pihak yang telah membantu memberikan
dukungan dan dorongan pada penulis, oleh karena itu, penulis ingin mengucapkan
terima kasih kepada :
1. Bapak Damar Widjaja, ST., MT., yang telah bersedia meluangkan
waktu untuk membimbing penulis.
2. Bapak Martanto, ST.,MT., yang telah bersedia meluangkan waktu dan
kesabaran dalam membimbing. Terima kasih pula untuk seluruh
dosen-dosenku di Fakultas Teknik atas segala ilmu yang berguna
3. Papa, Mama, Yang Ti, Mbah putri di Kartasura, serta kakakku
Danang. Terima kasih atas segalanya. Thanx for you’re love…
4. Untuk Tante Yekti, Om Budi, Titin, terima kasih atas tumpangan
hidupnya selama di Yogya.
5. Untuk Ntong, terima kasih atas kebersamaan kita, susah ,senang, dan
belajar untuk hidup sabar.
6. Sahabat-sahabatku Inggit Suminggit, Amoh alias Gigih , Cik Mer,
Kiwil alias Suryo menggolo, Kokop alias Jakop, Gendut alias Alex,
Angga, Jeffry, Win, Cecep, Adit, terima kasih atas segala kebersamaan
kita yang selalu penuh dengan canda tawa.
7. Teman-teman di Purwokerto Mekar, Pitha, Ethink, Vevi, Veni, Novi,
dan Yaya, terima kasih support-nya I love you all.
xi
8. Untuk mas Sur, mas Mardi, mas Broto, terima kasih atas segala
bantuannya di Laboratorium dan kesabarannya.
9. Semua teman-teman Teknik Elektro angkatan 2003 mari kita berkarya
bersama.
10. Teman-teman di PMK Apostolos, mari kita bertumbuh bersama.
Penulis menyadari bahwa laporan Tugas Akhir ini masih jauh dari sempurna,
oleh karena itu penulis sangat mengharapkan saran dan kritik yang membangun
dari Pembaca agar dalam proses penulisan di kemudian hari dapat semakin
baik. Semoga Tugas Akhir ini dapat bermanfaat secara luas, baik bagi penulis
maupun bagi semua pihak yang membacanya.
Yogyakarta, Februari 2008
Penulis
xii
Daftar Isi
Halaman Judul.................................................................................................
Lembar Pengesahan Pembimbing ..................................................................
Lembar Pengesahan Tugas Akhir...................................................................
Lembar Pernyataan keaslian karya..................................................................
Motto...............................................................................................................
Halaman Persembahan....................................................................................
Intisari..............................................................................................................
Abstract...........................................................................................................
Kata Pengantar................................................................................................
Daftar Isi ........................................................................................................
Daftar Gambar ................................................................................................
Daftar Tabel ..................................................................................................
Daftar Lampiran ............................................................................................
BAB I. Pendahuluan .......................................................................................
1.1. Latar Belakang ..................................................................................
1.2. Batasan Masalah ................................................................................
1.3. Tujuan Penelitian ...............................................................................
1.4. Manfaat Penelitian .............................................................................
1.5. Metoda Penelitian ..............................................................................
1.6. Sistematika Penulisan .....................................................................
i
iii
iv
v
vi
vii
viii
ix
x
xii
xvi
xx
xxi
1
1
2
2
2
2
3
xiii
BAB II. Dasar Teori .......................................................................................
2.1. Modulasi.............................................................................................
2.2. Modulasi Digital ................................................................................
2.2.1. Amplitude Shift Keying (ASK) .................................................
2.2.2. Frequency Shift Keying (FSK) ................................................
2.2.3 Phase Shift Keying (PSK) ........................................................
2.3. Phase Shift Keying (PSK) .................................................................
2.4. Quadrature Phase Shift Keying (QPSK) ..........................................
2.5. Demodulator QPSK ...........................................................................
2.6. Komponen Pendukung ............ .........................................................
2.6.1 Band Pass Filter (BPF) ............................................................
2.6.2 Carrier recovery ......................................................................
2.6.3 Penggeser Fasa .....................................................................
2.6.4 Product Detector ..................................................................
2.6.5 Low Pass Filter ....................................................................
2.6.6 Komparator (Pembanding) ...................................................
2.6.7 Bit-Timing Recovery ................................................................
2.6.7.1 Tunda waktu (delay) ....................................................
2.6.7.2 Gerbang XOR ............................................................
2.6.8 Masukan Paralel Keluaran Serial .............................................
BAB III. Perancangan .................................................................................
3.1. Cara kerja dan Blok Diagram Demodulator QPSK .................... .....
3.2. Perancangan Perangkat Keras ...........................................................
4
4
5
5
6
6
7
8
11
13
13
17
21
24
25
26
27
28
30
31
35
35
36
xiv
3.2.1. Band Pass Filter ...................................................................
3.2.2. Carrier Recovery ...................................................................
3.2.3. Penggeser Fasa.... .....................................................................
3.2.4 Product Detector .....................................................................
3.2.5 Low Pass Filter .....................................................................
3.2.6 Komparator ................................................................................
3.2.7 Bit-Timing Recovery ..................................................................
3.2.7.1 Komparator ....................................................................
3.2.7.2 Tunda waktu (delay) ......................................................
3.2.7.3 Gerbang XOR ................................................................
3.2.7.4 PLL ...............................................................................
3.2.8 Parallel In Serial Out ................................................................
BAB IV Hasil dan Pembahasan .....................................................................
4.1 Perangkat Keras Hasil Perancangan ...................................................
4.2 Analisis Demodulator QPSK secara keseluruhan ..............................
4.2.1 Menggunakan Sumber Sinyal Pembawa dari Moduator QPSK
4.2.2 Menggunakan Sumber Sinyal Pembawa dari Carrier
Recovery
4.3 Analisa pada tiap blok ........................................................................
4.3.1 Band Pass Filter .........................................................................
4.3.2 Carrier Recovery .......................................................................
4.3.3 Penggeser Fasa ..........................................................................
4.3.4 Product Detector ......................................................................
36
39
41
43
45
47
48
48
49
50
51
52
55
55
56
57
66
73
73
76
80
81
xv
4.3.5 Low Pass Filter ..........................................................................
4.3.6 Komparator ................................................................................
4.3.7 Bit Timing Recovery .................................................................
4.3.8 PISO ..........................................................................................
BAB V Kesimpulan dan Saran .......................................................................
Daftar Pustaka ................................................................................................
Lampiran ........................................................................................................
83
86
87
88
90
91
xvi
Daftar Gambar
Gambar 2.1 Modulasi sinyal ASK ..................................................................
Gambar 2.2 Modulasi sinyal FSK....................................................................
Gambar 2.3 Modulasi sinyal PSK ...................................................................
Gambar 2.4 Sinyal dalam bentuk polar ...........................................................
Gambar 2.5 Diagaram fasor QPSK ................................................................
Gambar 2.6 Empat keadaan fasa QPSK ........................................................
Gambar 2.7 Sinyal termodulasi QPSK ...........................................................
Gambar 2.8 Diagram Blok Demoulator QPSK ..............................................
Gambar 2.9 Karakteritik BPF ........................................................................
Gambar 2.10 Rangkaian multiple-feedback BPF ...........................................
Gambar 2.11 Diagram Blok PLL ..............................................................
Gambar 2.12 Blok diagram LM 565 …………...........................................
Gambar 2.13 IC PLL LM 565 ...................................................................
Gambar 2.14 Rangkaian Integrator dasar ...................................................
Gambar 2.15 Rangkaian Integrator AC ......................................................
Gambar 2.16 IC MC 1496...........................................................................
Gambar 2.17 Karakteristik ideal LPF.........................................................
Gambar 2.18 Rangkaian LPF aktif dengan 2 pole......................................
Gambar 2.19 Rangkaian Komparator...........................................................
Gambar 2.20 Rangkaian Bit-timing recovery............................................
5
6
7
9
9
10
10
11
14
15
18
20
21
22
23
24
25
26
27
27
xvii
Gambar 2.21 Sinyal pada Bit-timing recovery................................................
Gambar 2.22 Rangkaian RC .........................................................................
Gambar 2.23 Step respon rangkaian RC.........................................................
Gambar 2.24 IC 74LS86..................................................................................
Gambar 2.25 Register geser PISO dengan D flip-flop ...................................
Gambar 2.26 Diagram blok flip-flop JK ........................................................
Gambar 2.27 IC 74LS76.................................................................................
Gambar 2.28 Diagram blok flip-flop D..........................................................
Gambar 2.29 IC 74LS74.................................................................................
Gambar 3.1 Rangkaian tapis BPF aktual BPF..................................................
Gambar 3.2 Tanggapan frekuensi BPF.............................................................
Gambar 3.3 Rangkaian PLL..............................................................................
Gambar 3.4 Rangkaian integrator .....................................................................
Gambar 3.5 Gelombang keluaran integrator.....................................................
Gambar 3.6 Rangkaian Product detector menggunakan MC 1496 .................
Gambar 3.7 LPF dua kutub...............................................................................
Gambar 3.8 Tanggapan frekuensi LPF ............................................................
Gambar 3.9 Komprator ....................................................................................
Gambar 3.10 Rangkaian tunda (delay) ............................................................
Gambar 3.11 Simulasi tunda waktu ..................................................................
Gambar 3.12 Rangkaian PLL ...........................................................................
Gambar 3.13 PISO menggunakan D flip-flop...................................................
Gambar 3.14 Bentuk gelombang rangkaian PISO ............................................
28
29
29
31
31
32
33
33
34
37
39
41
42
43
44
45
47
48
49
50
52
52
53
xviii
Gambar 4.1 Modul Demodulator QPSK............................................................
Gambar 4.2 Bagian – bagian Demodulator QPSK............................................
Gambar 4.3 Pengujian dengan sinyal pembawa dari Modulator QPSK............
Gambar 4.4 Sinyal SSB [CH1]dan keluaran PD kanal I [CH2]........................
Gambar 4.5 Sinyal keluaran PD [CH1]dan komparator kanal I [CH2].............
Gambar 4.6 Perbandingan sinyal informasi Modulator Demodulator kanal I...
Gambar 4.7 Sinyal termodulasi [CH1] dan keluaran PD kanal Q [CH2]..........
Gambar 4.8 Komparator kanal Q dan PD kanal Q............................................
Gambar 4.9 Perbandingan sinyal informasi Modulator Demodulator kanal Q.
Gambar 4.10 Keluaran sistem PISO..................................................................
Gambar 4.11 Perbandingan data serial Modulator Demodulator QPSK...........
Gambar 4.12 Sinyal termudolasi dan sinyal keluaran PISO..............................
Gambar 4.13 Pengujian dengan sinyal pembawa dari carrier recovery………
Gambar 4.14 Sinyal keluaran carrier recovery pengambilan ke-1…………….
Gambar 4.15 Sinyal keluaran carrier recovery pengambilan ke-2…………....
Gambar 4.16 Perbandingan sinyal SSB dengan sinyal carrier recovery............
Gambar 4.17 Sinyal SSB dan keluaran PD I.....................................................
Gambar 4.18 Sinyal keluaran PD kanal I dan sinyal keluaran komparator
kanal I............................................................................................
Gambar 4.19 Sinyal SSB dan keluaran PD Q..................................................
Gambar 4.20 Sinyal keluaran PD kanal Q dan sinyal keluaran komparator
kanal Q..........................................................................................
Gambar 4.21 Keluaran PISO.............................................................................
56
56
57
58
59
60
61
62
63
64
64
65
66
67
67
68
69
69
70
71
73
xix
Gambar 4.22 Grafik BPF...................................................................................
Gambar 4.23 Sinyal dari AFG dan sinyal keluaran PLL kaki 9.......................
Gambar 4.24 Keluaran penggeser fasa 1..........................................................
Gambar 4.25 Keluaran PLL pada kondisi free running.....................................
Gambar 4.26 Keluaran PLL pada kondisi capture ..........................................
Gambar 4.27 Sinyal keluaran pengeser fasa 2..................................................
Gambar 4.28 Sinyal keluaran BM dan keluaran PD kanal I.............................
Gambar 4.29 Sinyal keluaran BM dan keluaran PD kanal Q............................
Gambar 4.30 PD dan komparator......................................................................
Gambar 4.31 Grafik LPF kanal I.......................................................................
Gambar 4.32 Grafik LPF kanal Q......................................................................
Gambar 4.33 PD dengan Vref...........................................................................
Gambar 4.34 Keluaran komparator....................................................................
Gambar 4.35 Sinyal tunda..................................................................................
Gambar 4.36 Sinyal picu....................................................................................
Gambar 4.37 Data D0 dan D1............................................................................
Gambar 4.38 Clock sistem PISO.......................................................................
Gambar 4.39 Keluaran PISO.............................................................................
75
77
77
78
79
80
81
82
83
84
85
86
86
87
88
88
89
89
xx
Daftar Tabel
Tabel 2.1.Tabel kebenaran keluaran QPSK....................................................
Tabel 2.2.Tegangan keluaran yang mewakili bit keluaran demodulator .......
Tabel 2.3 Tabel kebenaran gerbang XOR.......................................................
Tabel 2.4 Tabel kebenaran flip-flop JK .........................................................
Tabel 2.5 Tabel kebenaran flip-flop D............................................................
Tabel 4.1 Perhitungan kanal I dan Q..............................................................
Tabel 4.2 Data Pengukuran BPF.....................................................................
Tabel 4.3 Pengukuran PLL..............................................................................
Tabel 4.4 Data Pengukuran LPF kanal I..........................................................
Tabel 4.5 Data Pengukuran LPF kanal Q........................................................
8
13
30
32
34
72
74
78
84
85
xxi
Daftar Lampiran
Lampiran 1. Rangkaian Keseluruhan
Lampiran 2. Tunda Modulator Demodulator QPSK
Lampiran 3. Tunda tiap sistem Modulator Demodulator QPSK
Lampiran 4. Rangkaian Product Detector
Lampiran 5. Datasheet
xxii
BAB I
PENDAHULUAN
1.1 Latar Belakang
Beberapa perangkat digital membutuhkan pengubahan data digital menjadi
sinyal analog agar dapat ditransmisikan kedalam media transmisi analog. Teknik
modulasi untuk mentransformasikan data digital menjadi sinyal-sinyal analog
antara lain Amplitude Shift Keying (ASK), Frequency Shift Keying (FSK), Phase
Shift Keying (PSK) [1].
QPSK merupakan salah satu teknik modulasi pengembangan dari PSK
yang dapat digunakan untuk IDR (Intermedite Data Rate) dan VSAT pada
komunikasi satelit, modem ISDN, telepon seluler [2][3]. Sebuah sinyal PSK dapat
dibangkitkan dengan menggunakan data digital untuk mengubah fasa yang
mempunyai frekuensi dan amplitudo tetap. Demodulasi QPSK merupakan proses
mengkodekan kembali sinyal analog menjadi sinyal digital berdasarkan perubahan
fasa dari sinyal termodulasi. Keunggulan QPSK adalah efisiensi bandwidth dan
lebih tahan terhadap interferensi yang disebabkan oleh perubahan amplitudo [1].
Karena fungsi dan keunggulan dari QPSK maka perlu dibuat suatu modul
QPSK dalam bentuk hardware. Sehingga nantinya dapat digunakan sebagai alat
bantu untuk menjelaskan cara kerja sistem demodulator QPSK.
1.2 Batasan Masalah
Batasan masalah pada penelitian ini adalah:
1. Demodulator QPSK memiliki empat perubahan fasa 4
7,4
5,4
3,4
ππππ untuk
data digital 01,00,10 dan 11.
2. Frekuensi sinyal pembawa 100 kHz dengan kecepatan data 20kbps.
1.3 Tujuan Penelitian
Tujuan dari penelitian ini adalah untuk membuat suatu perangkat
demodulator QPSK.
1.4 Manfaat Penelitian
Manfaat yang diharapkan dari penelitian ini yaitu menjadi acuan dan
bahan pertimbangan untuk pengembangan teknik modulasi digital.
1.5 Metoda Penelitian
Metode penelitian yang digunakan dalam tugas akhir ini adalah
sebagai berikut:
1. Studi pustaka menggunakan buku-buku dan jurnal-jurnal.
2. Perancangan dalam membuat perangkat demodulator QPSK.
3. Membuat perangkat keras demodulator QPSK.
4. Menguji perangkat demodulator QPSK.
5. Mengambil data dan melakukan analisa terhadap perangkat
demodulator QPSK.
2
1.6 Sistematika Penulisan
1. BAB I PENDAHULUAN
Pendahuluan berisi latar belakang masalah, batasan masalah, tujuan penelitian,
manfaat penelitian, metode penelitian dan sistematika penulisan.
2. BAB II DASAR TEORI
Bab ini berisi penjelasan tentang QPSK sebagai salah satu jenis teknik modulasi
digital, pemahaman demodulator QPSK dam perangkat-perangkat yang
digunakan untuk menunjang penelitian ini.
3. BAB III RANCANGAN PENELITIAN
Bab ini berisi penjelasan alur perhitungan, persamaan-persamaan matematis, serta
parameter-parameter dalam membuat perangkat demodulator QPSK.
4. BAB IV HASIL IMPLEMENTASI DEMODULATOR QPSK DAN
PEMBAHASAN
Bab ini berisi hasil pengamatan demodulator QPSK dan menganalisa data yang
diperoleh.
5. BAB V KESIMPULAN DAN SARAN
Bab ini berisi ringkasan hasil penelitian yang telah dilakukan, spesifikasi peralatan
yang dibuat dan usulan berupa ide-ide untuk perbaikan atau pengembangan
terhadap penelitian yang telah dilakukan.
3
4
BAB II
DASAR TEORI
2.1 Modulasi
Modulasi adalah pengaturan parameter sinyal pembawa (carrier) yang
berfrekuensi tinggi oleh sinyal informasi (pemodulasi) yang berfrekuensi lebih
rendah, sehingga informasi dapat tersampaikan. Tujuan dari modulasi yaitu untuk
memperkecil interferensi sinyal pada pengiriman informasi yang menggunakan
frekuensi sama atau berdekatan dan untuk mempermudah mewujudkan dimensi
antena. Sinyal temodulasi dapat ditransmisikan melalui sebuah saluran transmisi
menggunakan metode multiplexing [4].
Berdasarkan sumbernya, modulasi dapat dibagi menjadi dua, yaitu
modulasi analog dan modulasi digital. Jika sumbernya analog, maka teknik
modulasi yang digunakan adalah modulasi analog. Jika sumbernya digital, maka
menggunakan modulasi digital. Modulasi digital didapatkan dengan mengubah
parameter sinyal pembawa (amplitudo, frekuensi, fasa), berdasarkan aliran data
digital dari sumber informasi [1].
Teknik umum yang dipakai dalam modulasi analog adalah modulasi fasa
(Phase Modulation - PM), modulasi frekuensi (Frequency Modulation - FM), dan
modulasi amplitudo (Amplitude Modulation – AM). Teknik yang umum dipakai
dalam modulasi digital adalah Phase Shift Keying (PSK), Frekeunsi Shift Keying
(FSK), Amplitudo Shift Keying (ASK) [1].
5
2.2 Modulasi digital
Modulasi dipengaruhi oleh satu atau lebih dari tiga karakteristik sinyal
pembawa yaitu amplitudo, frekuensi, dan fasa. Sehingga terdapat tiga dasar teknik
modulasi untuk mentransformasikan data digital menjadi sinyal-sinyal analog.
2.2.1 Amplitude-shift keying (ASK)
Pada ASK, dua nilai biner diwakili oleh dua amplitudo yang berbeda dari
sinyal pembawa. Hal tersebut dapat dilihat seperti pada Gambar 2.1. Umumnya
salah satu dari amplitudo adalah nol. Digit satu ditunjukkan dengan adanya sinyal
pada amplitudo yang konstan dari suatu sinyal pembawa, sedangkan untuk digit
nol ditunjukkan dengan ketidakadaan sinyal pembawa [1].
Gambar 2.1 Modulasi sinyal ASK [1]
Sinyal yang dihasilkan adalah [1]
A cos(2πfct) biner 1 (2.1)
=)(ts
0 biner 0 (2.2)
6
dengan fc adalah frekuensi sinyal pembawa dan A adalah amplitudo sinyal
pembawa.
2.2.2 Frequency-shift keying (FSK)
Pada FSK, dua nilai biner diwakili oleh dua frekuensi yang berbeda di
dekat frekuensi sinyal pembawa seperti terlihat pada Gambar 2.2. Sinyal yang
dihasilkan adalah [1]
)2cos( 1tfA π biner 1 (2.3)
s(t) =
)2cos( 0tfA π biner 0 (2.4)
dengan f1 adalah frekuensi tinggi dan f0 adalah frekuensi rendah di dekat frekuensi
sinyal pembawa.
Data masukan
Modulasi sinyal FSK
Gambar 2.2 Modulasi sinyal FSK [1]
2.2.3 Phase-shift keying (PSK)
Pada PSK, fasa sinyal pembawa diubah untuk menampilkan data seperti
terlihat pada Gambar 2.3. Sinyal yang dihasilkan adalah [1]
7
1)2cos( stfA c =+θπ biner 1 (2.5)
s(t) =
oc stfA =)2cos( π biner 0 (2.6)
dengan θ adalah sudut fasa sinyal, θ = π rad.
Gambar 2.3 Modulasi sinyal PSK [1]
2.3 PSK (Phase Shift Keying)
PSK (Phase Shift Keying) merupakan proses modulasi fasa gelombang
pembawa. Keadaan fasa yang digunakan pada PSK yaitu . Untuk n=1
memberikan dua keadaan fasa yang berbeda yang disebut Binary Phase Shift
Keying (BPSK). Untuk n=2 memberikan empat keadaan fasa yang berbeda yang
disebut Quadrature Phase Shift Keying (QPSK). Sedangkan untuk n=3
memberikan delapan keadaan fasa yang berbeda dan seterusnya yang disebut M-
ary PSK [5], [6].
n2
Pada proses modulasi BPSK, perubahan sinyal informasi yang berupa data
digital 0 dan 1 akan merubah keadaan fasa sinyal pembawa, sehingga ada dua
keadaan fasa sinyal termodulasi yaitu dan . Sedangkan pada proses o0 o180
8
modulasi QPSK, perubahan sinyal informasi yang merupakan data digital 2 bit
(00,10,11,01) akan merubah keadaan fasa sinyal pembawa, sehingga ada empat
keadaan fasa sinyal termodulasi yaitu 135°, -135°, -45°, 45° [4], [6].
2.4 QPSK (Quadrature Phase Shift Keying)
QPSK (Quadrature Phase Shift Keying) adalah salah satu teknik modulasi
digital yang menghasilkan sinyal dengan empat kondisi data yang berbeda pada
masukannya, sehingga akan menghasilkan empat fasa keluaran yang berbeda.
Masing-masing fasa mewakili dua bit data [1], [6]. Kombinasi tiap bit dan
keluaran fasa QPSK ditunjukkan dalam Tabel 2.1.
Tabel 2.1 Tabel kebenaran [6]
Masukan bit
I Q
Keluaran fasa QPSK
0 1 45°
0 0 135°
1 0 -135°
1 1 -45°
Dari tabel dapat dilihat bahwa untuk bit 01 disandikan dengan fasa 45°, bit
00 disandikan dengan fasa 135°, bit 10 disandikan dengan fasa -135°, dan bit 11
disandikan dengan fasa -45°. Bit data masukan terdiri dari dua jenis yaitu I
(inphase) dan Q (quadrature).
Sebuah sinyal dapat digambarkan dalam bentuk polar dengan magnitude
dan fasa (sudut) atau dalam bentuk rektangular. Sinyal dalam bentuk polar dapat
9
dilihat pada Gambar 2.4. Koefisien menggambarkan amplitudo dari sinyal I (in
phase) dan koefisien menggambarkan amplitudo dari sinyal Q (quadrature) [7].
11s
21s
Magnitudo sinyal 22 QIS += (2.7)
Fasa sinyal = arc tan I/Q (2.8)
)(1 tφ
)(2 tφ
2111, ss
°θ
11s
21s
Gambar 2.4 Sinyal dalam bentuk polar [6]
Sinyal QPSK dalam bentuk fasor dapat dilihat pada Gambar 2.5. Terlihat
bahwa jarak anguler antara kedua fasor yang berdekatan pada QPSK yaitu sebesar
90°. Karena itu suatu sinyal QPSK dapat mengalami pergeseran fasa +45° atau
-45° selama tranmisi. Keempat output QPSK mempunyai amplitudo dan frekuensi
yang sama [6].
Gambar 2.5 Diagram fasor QPSK [6]
10
Dalam QPSK terdapat dua proses penyandian sinyal yaitu modulasi QPSK
dan demodulasi QPSK. Modulasi QPSK merupakan suatu proses mengubah sinyal
informasi yang berupa data biner menjadi sinyal termodulasi berupa sinyal analog.
Referensi untuk perubahan fasa sinyal termodulasi QPSK dapat ditunjukkan pada
Gambar 2.6. Untuk data I bernilai 0 dan Q bernilai 1 diwakili fasa 45°. Untuk data
I bernilai 0 dan Q bernilai 0 diwakili fasa 135°. Untuk data I benilai 1 dan Q
bernilai 0 diwakili fasa -135°. Sedangkan untuk data I bernilai 1 dan Q bernilai 1
diwakili fasa -45°.
Gambar 2.6 Empat keadaan fasa QPSK [6]
Gambar 2.7 memperlihatkan sinyal QPSK yang termodulasi. Demodulasi QPSK
merupakan proses menyandikan kembali sinyal termodulasi yang berupa sinyal
analog menjadi sinyal informasi yang berupa data digital (2bit).
Gambar 2.7 Sinyal termodulasi QPSK [6]
11
2.5 Demodulator QPSK
Demodulator QPSK merupakan suatu perangkat yang berfungsi untuk
menyandikan kembali sinyal termodulasi yang berupa sinyal analog menjadi
sinyal informasi (data digital 2 bit) yang berasal dari modulator QPSK. Sebuah
demodulator QPSK tersusun atas beberapa perangkat yaitu Band Pass Filter
(BPF), Carrier recovery, penggeser fasa, Product Detector, Low Pass Filter
(LPF), komparator, Bit-timming recovery, dan Parallel In Serial Out (PISO)
[6],[8]. Gambar 2.8 memperlihatkan diagram blok demodulator QPSK.
Gambar 2.8 Diagram blok demodulator QPSK [6],[8]
Sinyal yang diterima demodulator QPSK setelah di-filter oleh BPF adalah
)cos( dct θω + . Kemudian sinyal tersebut langsung dipisah menuju ke bagian
product detector kanal I (inphase) dan Q (quadrature), serta ke rangkaian carrier
recovery. Sinyal pembawa yang telah diperoleh kembali dari carrier recovery
12
harus mempunyai frekuensi dan fasa yang konsisten dengan sinyal pembawa
referensi yang dikirimkan [8].
Masukan dari product detector (PD) berasal dari sinyal keluaran BPF yaitu
sinyal yang termodulasi dan sinyal keluaran dari carrier recovery. Apabila
masukan dari PD I adalah )cos( dct θω + yang berasal dari sinyal termodulasi dan
yang berasal dari carrier recovery, maka keluaran dari PD I adalah )90cos( o−tcω
)90cos()cos( °−×+ tt cdc ωθω
)]90()cos[(21)]90()cos[(2
1 oo −−++−++= tttt cdccdc ωθωωθω
)90cos(21)902cos(2
1 oo ++−+= ddct θθω (2.9)
Keluaran dari product detector lalu diumpankan ke dalam Low Pass Filter (LPF)
sehingga [8]
)90cos(21 o+= do IV θ (2.10)
dengan adalah tegangan keluaran pada I dan IVo dθ adalah fasa sinyal
termodulasi.
Apabila masukan dari PD Q adalah )cos( dct θω + yang berasal dari sinyal
termodulasi dan tcωcos yang berasal dari carrier recovery maka keluaran dari
PD Q adalah
])cos[(21])cos[(2
1cos)cos( tttttt cdccdccdc ωθωωθωωθω −++++=×+
ddct θθω cos21)2cos(2
1 ++= (2.11)
Keluaran dari product detector lalu diumpankan ke dalam Low Pass Filter (LPF)
sehingga [8]
13
doQV θcos21= (2.12)
dengan adalah tegangan keluaran pada Q dan QVo dθ adalah fasa sinyal
termodulasi.
Keluaran dari dan dapat dilihat pada Tabel 2.2 dengan
memasukkan fasa-fasa pada sinyal termodulasi yaitu 45°, 135°, 225°, 315°.
Tegangan positif (V) mewakili bit 1 dan tegangan negatif (-V) mewakili bit 0.
IVo QVo
Tabel 2.2 Tegangan keluaran yang mewakili bit keluaran demodulator.
IVo QVo Fasa Bit keluaran do QV θcos2
1=)90cos(21 o+= doIV θ
I Q -0,35 0,35 01 45° -0,35 -0,35 00 135° 0,35 -0,35 10 225° 0,35 0,35 11 315°
2.6 Komponen Pendukung
Sebuah demodulator QPSK tersusun atas beberapa perangkat yaitu Band
Pass Filter(BPF), Carrier recovery, Integrator, Product Detector, Low Pass Filter
(LPF), komparator, Bit-timming recovery, Parallel In Serial Out (PISO).
2.6.1 Band Pass Filter (BPF)
Band Pass Filter merupakan rangkaian yang menghasilkan karakteristik
tanggapan frekuensi dengan tujuan melewatkan frekuensi dari rentang bawah
hingga atas yang telah ditentukan dan menolak frekuensi yang tidak terdapat pada
rentang yang telah ditentukan [9]. BPF akan menyaring frekuensi dari fl yaitu
14
frekuensi bawah (lower frequency) sampai dengan fh yaitu frekuensi atas (upper
frequency) yang ditunjukkan pada Gambar 2.9 [9],[10].
Gambar 2.9 Karakteristik BPF [10]
Dari Gambar 2.9 terlihat bahwa passband (PB) merupkan semua frekuensi
yang letaknya berada diantara frekuensi bawah fl dan frekuensi atas fh. Semua
frekuensi tersebut berada di dalam suatu bidang pita frekuensi (bandwidth).
Sedangkan stopband adalah semua frekuensi yang nilainya lebih rendah dari fl
dan juga lebih tinggi dari fh.
Hal-hal yang perlu diperhatikan dalam BPF antara lain :
1. Center Frequency (fo) yaitu frekuensi pusat dari sebuah BPF
lh fffo = (2.13)
dengan adalah frekuensi atas dan adalah frekuensi bawah. hf lf
2. Bandwidth (BW) pada BPF adalah selisih antara frekuensi atas
dan frekuensi bawah.
lh ffBW −= (2.14)
15
3. Faktor kualitas (Q) menggambarkan pita dari pass-band. Semakin
kecil Q maka bandwidth akan semakin lebar, sedangkan semakin
besar Q menyebabkan bandwidth semakin sempit [11].
BWf
Q o= (2.15)
Filter dapat diklasifikasi menjadi filter pasif dan filter aktif. Filter pasif
merupakan filter yang terdiri dari kombinasi resistor (R), kapasitor (C), dan
induktor (L). Sedangkan filter aktif merupakan filter yang terdiri dari kombinasi
resistor (R) dan kapasitor (C) saja [12]. Pada perancangan yang digunakan adalah
filter aktif.
Perancangan akan menggunakan multiple-feedback (MFB) BPF.
Rangkaian ini paling sesuai digunakan untuk perancangan BPF dengan nilai Q
yang rendah (kurang dari 20). Rangkaian multiple-feedback BPF ternormalisasi
adalah seperti Gambar 2.10. Frekuensi pusat geometris ternormalisasi adalah
ω0=1rad/s. Nilai resistansi ternormalisasi adalah fungsi dari Q. Nilai Q yang
diinginkan sudah ditentukan secara langsung dalam rancangan ternormalisasi,
sehingga nilai Q tidak berubah selama proses penskalaan [12].
Gambar 2.10 Rangkaian multiple-feedback BPF [12]
16
Untuk merancang BPF aktif digunakan penskalaan frekuensi dan
impedansi (Frequency and Impedance Scaling) dengan prosedur penskalaan
sebaga berikut:
Prosedur penskalaan BPF [12]:
1. Konstanta penskalaan frekuensi (Kf)
r
r
r
rf
fKωπ
ωω 2
== (2.16)
rωdengan = frekuensi referensi pada rancangan ternormalisasi ( bisa fo untuk
BPF, biasanya bernilai 1 rad/s)
= frekuensi referensi pada rancangan aktual rω
2. Konstanta penskalaan impedansi (K ) r
Kr = Level Impedansi pada Rangkaian Aktual (2.17) Level Impedanse pada Rangkaian Ternormalisasi
Tahap-tahap pengubahan dari rancangan ternormalisasi ke rancangan realistis
• Lakukan penskalaan frekuensi dengan membagi semua C dengan Kf (bisa
juga dilakukan untuk R).
• Tentukan Kr, sehingga nilai elemen aktual mudah didapatkan di pasaran.
• Kalikan semua R dengan Kr dan bagi semua C dengan Kr.
• R untuk gain dan bias ditentukan terpisah.
Dari tahapan pengubahan di atas, nilai komponen dapat diperoleh sebagai berikut:
a. Menentukan basicC
17
f
ternorbasic K
CC = (2.18)
b. Menentukan rK
sasiternormali
aktualr R
RK =
c. Menentukan Caktual
r
basicaktual K
CC = (2.19)
d. Menentukan aktualR
rternoraktual KRR ×= (2.20)
2.6.2 Carrier Recovery
Carrier recovery merupakan salah satu bagian penting dalam demodulator
QPSK. Rangkaian tersebut digunakan untuk menghasilkan sinyal pembawa yang
konsisten dengan sinyal pembawa modulator [6]. Carrier recovery dapat
dibangun dengan PLL (Phase Lock Loop) [8]. PLL adalah rangkaian umpan balik
kalang tertutup yang menghasilkan sinyal keluaran yang terkunci (lock) dengan
sinyal masukan [12].
Dua parameter penting dalam operasi PLL adalah capture range dan lock
range. Capture Range (± fC ) adalah jangkauan frekuensi di sekitar frekuensi pusat
saat PLL mulai terjadi sinkronisasi. Lock range (± fL ) adalah jangkauan frekuensi
di sekitar frekuensi pusat saat PLL dapat mempertahankan sinkronisasi dari sejak
mulai terjadi. Secara umum lock range lebih lebar dari capture range. Jadi PLL
18
dapat mempertahankan sinkronisasi pada jangkauan frekuensi yang lebih lebar
dari jangkauan saat terjadi sinkronisasi [12].
Bagian-bagian terpenting dari sebuah PLL antara lain phase comparator,
VCO (Voltage Control Oscilator), dan tapis (Filter) seperti ditunjukkan pada
Gambar 2.11.
Gambar 2.11 Diagram Blok PLL [13]
Jika tidak ada sinyal pemodulasi, maka fasa masukan φi (t) = 0. Jika frekuensi
radian sinyal keluaran VCO tanpa adanya sinyal masukan adalah ωc, maka sinyal
masukan dan keluaran VCO merupakan sinyal sinusoida dengan frekuensi radian
sebesar ωc tetapi berbeda fasa 90°. Sehingga keluaran dari pembanding fasa dan
keluaran dari tapis adalah ve(t) = 0 dan vo(t) = 0. Kalang (loop) menjadi terkunci
(lock) dalam keadaan yang setimbang.
Jika ada sinyal pemodulasi, maka fasa masukan φi (t) akan muncul pada
sinyal masukan. Kedua masukan pembanding fasa akan mempunyai beda
frekuensi dan beda fasa, dan tegangan koreksi ve(t) akan muncul. Tegangan
koreksi ini akan diperhalus oleh filter sehingga menghasilkan sinyal vo(t) untuk
19
diumpankan pada masukan VCO. Sinyal ini menyebabkan frekuensi VCO
bergeser sehingga mempunyai frekuensi yang sama dengan sinyal masukan [12].
PLL yang digunakan pada perancangan ini adalah LM 565.
Diagram blok LM565 diperlihatkan pada Gambar 2.12. IC ini
mengandung detektor fasa, penguat, bagian dari tapis kalang (loop filter), dan
VCO. LM565 dapat digunakan pada jangkauan frekuensi dari 0,001 Hz sampai
500 kHz. Keluaran dari VCO mampu menghasilkan gelombang kotak yang cocok
untuk TTL. Bandwidth PLL dapat diatur dari ± 1% sampai lebih dari ± 60%
[12],[13].
Kebutuhan catu daya untuk LM565 adalah dari ±6 V sampai ±12 V dari
dua catu daya. Untuk beberapa penerapan, catu daya tunggal dapat dihubungkan
pada terminal V+ dan V- dengan tegangan dari 12 V sampai 24 V. Spesifikasi
tegangan maksimum untuk IC ini adalah 12 V [12],[13].
Sesuai Gambar 2.12, frekuensi pusat VCO (free running) ditentukan oleh
R1 dan C sebesar [12],[14] 1
11110
3,04
2,1CRCR
f == (2.21)
dengan adalah frekuensi pusat VCO, adalah hambatan pada kaki 8 (timing
resistor) LM565, dan adalah kapasitansi pada kaki 9 (timing capasitor)
LM565.
1Rof
1C
20
Gambar 2.12 Diagram blok LM 565 [12]
Resistor 3,6 kΩ terdapat pada IC sebagai bagian dari loop filter. Jika τ
adalah konstanta waktu yang tergantung pada resistansi (pada data sheet disebut
R2) dan kapasitansi luar C2, maka
23
22 106,3 CCR ×==τ (2.22)
Lock range (fL) dinyatakan dengan
CCL V
ff 08
±= (2.23)
dengan VCC adalah tegangan DC total antara terminal V+ dan V-.
Capture Range (fC ) dinyatakan dengan
21
τπ
π±= L
Cf
f2
21 (2.24)
Gambar 2.13 memperlihatkan kaki-kaki IC PLL LM 565.
Gambar 2.13 IC PLL LM 565 [13],[14]
2.6.2 Penggeser Fasa
Penggeser fasa pada sistem demodulator QPSK digunakan untuk
menggeser fasa keluaran dari carrier recovery sebesar [8]. Rangkaian
penggeser fasa ini menggunakan rangkaian integrator. Integrator merupakan
sebuah rangkain Op-Am yang sinyal keluarannya merupakan integral dari sinyal
masukannya [15]. Rangkaian integrator mengunakan komponen kapasitor sebagai
feedback seperti pada Gambar 2.14.
o90
22
∫−= vindtCR
vo1
Gambar 2.14 Rangkaian Integrator dasar [15]
Dari rangkaian integrator diatas impedansi masukan dan rangkaian feedback [12]
RZi = dan Cj
Z f ω1
= (2.25)
sehingga fungsi alih dari integrator
RCjRCj
ZZ
jHi
f
ωωω 1/1)( −=−=−= (2.26)
Respon amplitudo
RCM
ωω 1)( = (2.27)
Saat mengalami tegangan DC, kapasitor pada Gambar 2.14 mengalami rangkaian
terbuka (open circuit), sehingga rangkaian akan menjadi rangkaian inverting
dengan penguatan –Rf /Ri [12].
Hubungan kapasitif langsung antara terminal keluaran dan masukan
inverting dapat mengakibatkan terjadinya ketidakstabilan sistem. Ketidakstabilan
ini merupakan hasil dari pergeseran fasa di jalur atau cabang rangkaian umpan
balikya. Kapasitor kompensasi frekuensi akan menghasilkan pergeseran fasa
hingga 90°. Gain dan pergeseran fasa pada rangkaian umpan balik merupakan
23
parameter-parameter yang bergantung pada frekuensi karena adanya komponen
kapasitor umpan balik [16].
Rangkaian integrator harus dimodifikasi terlebih dahulu untuk mencegah
timbulnya ketidakstabilan Op-Am. Sebuah resistor Rf harus disisipkan diantara
kapasitor umpan balik (C) dan terminal masukan inverting. Resistor ini akan
membantu agar nilai minimum pada jalur umpan balik selalu ada, yang akan
membatasi gain rangkaian seperti ditunjukkan pada Gambar 2.15 [16].
Gambar 2.15 Rangkaian integrator AC [16]
Impedansi masukan dan impedansi rangkaian feedback [12]
RZi = dan ( )
CRjR
CjRCjR
CjRZ
f
f
f
fff ωω
ωω +
=+
×==
1)/1(/11|| (2.28)
Fungsi transfer f
if
f
if
jRR
CRjRR
jHωτω
ω+
−=
+
−=
1/
1/
)( (2.29)
Jika CR ff =τ adalah konstanta waktu rangkaian feedback
Respon amplitudo
22 )(1
/
)(1
/)(
f
if
f
if RR
CR
RRM
ωτωω
+=
+= (2.30)
24
2.6.3 Product Detector (PD)
Product Detector disebut juda pencampur frekuensi (frequency mixer).
Product detector menggunakan prinsip mengalikan sinyal termodulasi dan sinyal
osilator lokal. Pada demodulator QPSK product detector digunakan untuk
mengalikan sinyal keluaran dari carrier recovery dengan sinyal masukan
termodulasi [17].
Product detector memanfaatkan persamaan matematis dari perkalian dua
sinyal. Apabila dua sinyal sinusoidal dikalikan maka, hasilnya terdiri atas
komponen frekuensi yang dijumlahkan dan selisihnya. Jika sinyal osilator
dinyatakan dengan tVv oscoscosc ωsin= dan sinyal termodulasi dinyatakan dengan
tVv sigsigsig ωsin= , maka perkalian kedua sinyal itu memberikan [17]
tVVvv sigsigoscoscsigosc ωω sinsin=
= ])cos()[cos(2
ttVV
sigoscsigoscsigosc ωωωω +−− (2.31)
Suku yang mengandung frekuensi sigosc ωω − biasanya dipilih dengan
penyaringan untuk menghasilkkan sinyal informasi. IC yang digunakan dalam
perancangan demodulator QPSK adalah IC MC 1496.
Gambar 2.16 IC MC 1496 [18]
25
Arus bias internal pada MC 1496 dapat diatur pada pin 5. Asumsi arus
dinyatakan dengan [18]
1265 III == (2.32)
sehingga besarnya nilai R5 pada pin 5 dinyatakan dengan
Ω−−−
= 500)(
55 I
VR φ (2.33)
dengan φ =0.75 pada suhu TA = 25°C dan V=12V
2.6.4 Low Pass Filter (LPF)
Low Pass Filter (LPF) merupakan suatu tapis yang berfungsi untuk
melewatkan semua frekuensi dari 0 (nol) sampai dengan frekuensi cutoff serta
memperlemah semua frekuensi yang berada di atas frekuensi cutoff. Frekuensi
cutoff adalah suatu frekuensi pada saat penguatan tegangannya turun menjadi
-3dB dari penguatan passband. Frekuensi cutoff juga menjadi titik pemisah antara
passband dan stopband [ 9],[10]. Karakteristik ideal dari LPF seperti yang dapat
dilihat pada Gambar 2.17.
Gambar 2.17 Karakteristik ideal LPF [10]
26
Perancangan menggunakan tapis jenis LPF Butterwoorth dan
diklasifikasikan sebagai filter aktif karena terdiri dari kombinasi RC dan satu
komponen aktif (seperti Op-Amp) dengan feedback [12]. Gambar 2.18 merupakan
rangkaian LPF aktif 2 pole dengan komponen ternormalisasi satu.
Gambar 2.18 Rangkaian LPF aktif dengan 2 pole [12]
Nilai kapasitor ternormalisasi untuk LPF 2 pole yaitu C1 = 1.414 dan C2 =
0.7071 [12]. Untuk merancang LPF aktif digunakan penskalaan frekuensi dan
impedansi (Frequency and Impedance Scaling) dengan prosedur penskalaan yang
sama dengan BPF (2.6.1).
2.6.5 Komparator (Pembanding)
Sebuah komparator akan membandingkan tegangan isyarat pada satu
masukan dengan suatu tegangan acuan pada masukan lainnya [16]. Rangkaian
komparator yang paling sederhana memiliki tegangan sinyal yang dikenakan
langsung pada salah satu dari terminal masukannya, sementara di terminal
masukan lainnya dikenakan tegangan referensi seperti ditunjukkan pada Gambar
2.19.
27
Gambar 2.19 Rangkaian Komparator [16]
Keluaran rangkaian komparator akan bertransisi di antara keadaan-
keadaan saturasinya, pada saat sinyal masukan melampaui sebuah nilai tegangan
yang sama dengan tegangan referensi. Jika tegangan masukan lebih besar dari
tegangan referensi, maka tegangan keluaran sama dengan VC. Jika tegangan
masukan lebih kecil dari tegangan referensi, maka tegangan keluaran sama dengan
VE.
2.6.6 Bit-Timing Recovery
Setelah data I dan Q hasil demodulasi diperoleh, diperlukan sebuah detak
dengan frekuensi yang sinkron dengan aliran data I dan Q. Bit-timming recovery
merupakan perangkat yang digunakan sebagai sinkronisasi data yang tersusun
oleh beberapa komponen, di antaranya komparator, delay, gerbang XOR, PLL
[8].
Gambar 2.20 Rangkaian Bit-timing recovery [8]
28
Dari Gambar 2.20 diketahui bahwa komparator digunakan untuk
memperoleh sinyal kotak yang lebih mantap. Kemudian sinyal akan dipecah
menjadi dua, yaitu sinyal keluaran dari komparator dan sinyal yang telah ditunda
beberapa saat (kurang dari satu bit (agar data tidak hilang). Kedua sinyal tersebut
kemudian masuk ke gerbang logika XOR dan masuk ke sistem PLL untuk
memperoleh sinyal-sinyal pemicu. Untuk lebih jelasnya dapat dilihat pada gambar
2.21 [8].
Gambar 2.21 Sinyal pada Bit-timming recovery [8]
2.6.6.1 Tunda waktu (Delay)
Untuk menghasilkan tunda waktu dapat menggunakan rangkaian RC
sederhana seperti ditunjukkan pada Gambar 2.22
29
Gambar 2.22 Rangkaian RC
Step respon dari rangkain RC ditunjukkan pada Gambar 2.23 dalam sinyal
eksponensial [19]
τt
etVintVout −=−
)()(1
)1( τt
eVinVout −−= (2.34)
dengan
τ = RC (2.35)
Gambrar 2.23 Step respon rangkaian RC [19]
30
Berdasarkan Gambar 2.23 terdapat tiga parameter waktu untuk rangkain
RC yaitu [19]:
1. Rise time ( ) adalah inerval waktu sinyal antara 10% dan 90% saat sinyal
bertransisi dari tegangan rendah (L) ke tegangan rendah (H).
rt
2. Fall time ( ) adalah interval waktu antara 90% dan 10% dari sinyal saat sinyal
bertransisi dari tegangan tinggi (H) ke tegangan rendah (L).
ft
3. Delay time (waktu tunda propagasi) adalah interval waktu saat kedua sinyal
bertransisi antara 50% dari sinyal masukan dan 50% dari sinyal keluaran. Hal
ini tergantung pada dua tunda waktu, sinyal keluaran yang berasal dari L ke H
( ) atau berasal dari H ke L ( ). pLt pHt
2.6.6.2 Gerbang XOR
Prinsip kerja gerbang logika XOR yaitu jika pada masukan A keadaan
rendah (=0) dan B keadaan tinggi (=1), maka keluaran Y dalam keadaan 1.
Demikian juga jika keadaan masukan A tinggi (=1) dan keadaan masukan B
rendah (=0), maka keluaranY dalam keadaan 1. Tetapi jika kedua masukan A dan
B rendah atau tinggi, maka keluarannya 0 [20].
Tabel 2.3 Tabel kebenaran gerbang XOR [20]
A B Y
0 0 0
0 1 1
1 0 1
1 1 0
31
Tabel kebenaran XOR ditunjukkan pada Tabel 2.3. IC 74LS86 berisi empat
gerbang XOR, ditunjukkan pada Gambar 2.24.
Gambar 2.24 IC 74LS86 [21]
2.6.7 Masukan Paralel Keluaran Serial
Masukan Paralel Keluaran Serial atau Parallel In Serial Out (PISO) terdiri
dari beberapa flip-flop dengan bagian sinyal terkendali asinkron (berupa set data
atau SD) berfungsi sebagai masukan data, sedangkan masukan lainnya tetap atau
telah ditentukan. Elemen register dapat berupa flip-flop D, SR, atau JK [20]. Pada
perancangan akan menggunakan register D flip-flop seperti ditunjukkan pada
Gambar 2.25.
W/S
CLK
OUT
CLR
D0
U3
NAND2
U6
DFF
D
CLK
CLR
NP
RN
Q
VCC
U4
NAND2
U5
DFF
D
CLK
CLR
NPR
N
Q
D1
U2
NAND2
Q
D
U1
NAND2
U7
JKFF
J
CLK
K
CLR
NPR
N
Q
Gambar 2.25 Register geser PISO dengan D flip-flop [22]
32
Dalam register ini, sinyal pendetak (clock) akan diumpankan secara
bersama-sama, atau serentak ke semua flip-flop. Sinyal pendetak ini akan
menggerakan pergeseran data flip-flop. Karena mode operasi yang digunakan
sinyal pendetak berubah dari negatif ke positif atau tepi naik dari sinyal pendetak,
flip-flop akan menanggapi untuk sinyal kendali D pada setiap tepi pulsa positif.
Setiap kali flip-flop menanggapi, akan terjadi pergesaran satu posisi ke kanan.
Rangkaian PISO diatas menggunakan flip-flop JK dan flip-flop D. Flip-
flop JK digunakan untuk menghasilkan pulsa W/S (Write/Shift). Gambar 2.26
merupakan diagram blok flip-flop JK.
Gambar 2.26 Diagram blok flip-flop JK
JK memiliki dua masukan kendali yang disebut masukan J dan K.
Masukan J dan K berfungsi mengatur apa yang akan dilakukan rangkaian pada
tepi sinyal pendetak. Tabel 2.4 merupakan tabel kebenaran JK flip-flop.
Tabel 2.4 Tabel kebenaran flip-flop JK [20]
Clk J K Q Keadaan
↑ 0 1 0 Reset
↑ 1 0 1 Set
↑ 1 1 Toogle
33
Jika masukan J dan K sama-sama berada dalam kondisi logika tinggi atau
1, maka flip-flop akan mengalami SET dan RESET secara bergantian. Keluaran Q
dan inverter Q akan dalam keadaan 0 dan 1 secara bergantian atau berlawanan.
Keluaran kedua Q dan komplemennya akan diumpanbalikkan kembali. Inilah
yang mengakibatkan flip-flop berada dalam keadaan SET dan RESET secara
bergantian. Keadaan ini disebut dengan keadaan toogle [20].
Gambar 2.27 IC 74LS76 [23]
IC 74LS76 ditunjukkan pada Gambar 2.27. IC 74LS76 berisi dua flip-flop
JK digunakan sebagai penghasil detak write/shift dengan mode operasi yang
digunakan berubah dari positif ke negatif atau picu turun.
Selanjutnya, data paralel akan dimasukkan ke dalam rangkaian flip-flop D.
Tabel kebenaran flip-flop D terdapat pada Tabel 2.5 dan diagram blok flip-flop D
pada Gambar 2.28.
Gambar 2.28 Diagram blok flip-flop D
34
Tabel 2.5 Tabel kebenarn D flip-flop [20]
D Q Keadaan
0 0 0
1 1 1
IC 74LS74 berisi dua flip-flop D yang akan digunakan sebagai register
geser dengan mode operasi yang digunakkan berubah dari negatif ke positif atau
picu naik [24]. IC 74LS74 ditunjukkan pada Gambar 2.29.
Gambar 2.29 IC 74LS74
35
BAB III
PERANCANGAN
Untuk membuat suatu modul Demodulator QPSK diperlukan beberapa
tahapan. Pertama, menentukan cara kerja dan diagram blok Demodulator QPSK.
Kedua melakukan perhitungan nilai-nilai komponen yang akan digunakan. Ketiga
membuat perangkat keras (hardware).
3.1 Cara Kerja Demodulator QPSK
Berdasarkan diagram blok Gambar 2.8 BPF akan menyaring terlebih dahulu
sinyal-sinyal yang masuk pada sistem, kemudian keluarannya akan dipisah menuju ke
bagian Product Detector (PD) kanal I (inphase) dan kanal Q (quadrature) serta
kebagian Carrier Recovery. Rangkaian Carrier Recovery akan menghasilkan sinyal
pembawa seperti sinyal pembawa pada modulator. Sinyal pembawa yang dihasilkan
harus mempunyai frekuensi dan fasa yang konsisten dengan sinyal pembawa
referensi yang dikirimkan.
Sinyal keluaran dari Carrier Recovery akan dikalikan dengan sinyal
termodulasi SSB pada Product Detector I dan Q. Product Detector I akan
mengalikan sinyal termodulasi yang telah ditapis oleh BPF dengan sinyal pembawa
dari Carrier Recovery, sedangkan Product Detector Q akan mengalikan sinyal
36
termodulasi yang telah ditapis oleh BPF dengan sinyal pembawa dari keluaran
Carrier Recovery yang telah digeser sebesar 90°.
Sinyal keluaran dari PD akan dimasukan kedalam sistem LPF untuk
melewatkan sinyal informasi saja. Komparator digunakan untuk menghasilkan
gelombang kotak yang mantap, tegangan positif digunakan untuk mewakili logika 1
dan tegangan negatif untuk mewakili logika 0. Bit timing recovery digunakan untuk
mensinkronisasi informasi data kanal I dan Q agar data yang satu tidak terpengaruh
oleh data yang lain. Proses terakhir adalah proses konversi dari data paralel menjadi
deretan data seri.
3.2 Perancangan Perangkat Keras
Untuk menghasilkan sebuah modul Demodulator QPSK dibutuhkan beberapa
perangkat antara lain BPF, Carrier Recovery, Integrator, Product Detector, LPF,
Komparator, Bit-timing recovery, dan register Parallel in serial out (PISO).
3.2.1 Band Pass Filter (BPF)
Perancangan menggunakan rangkaian MFB 2 kutub. Rangkaian ini paling
sesuai digunakan untuk perancangan BPF dengan nilai Q yang rendah (tidak melebihi
20). Rangkaian tapis BPF ternormalisasi ditunjukkan pada Gambar 2.10. Sedangkan
Gambar 3.1 merupakan rangkaian tapis BPF aktual. Tapis ini dirancang untuk
37
melewatkan sinyal SSB (single side band) saja dari sinyal termodulasi Modulator
QPSK.
Gambar 3.1 Rangkaian tapis BPF aktual
BPF pada Demodulator QPSK akan melewatkan rentang frekuensi dari 80
kHz sampai 100 kHz (bandwidth = 20 kHz) dengan frekuensi pusat 90 kHz. Untuk
merancang BPF aktif digunakan penskalaan frekuensi dan impedansi dengan
prosedur penskalaan seperti pada persamaan (2.16) sampai (2.20).
1. Menentukan Kf menggunakan persamaan (2.16)
sradKf /10486,5651
10902 33
×=××
=π
2. Menentukan Cbasic menggunakan persamaan (2.18)
FKf
CC ternor
basic6
3 10768,110486,565
1 −×=×
==
3. Menentukan Kr menggunakan persamaan (2.17)
sasiternormali
aktualr R
RK =
38
R1aktual yang diinginkan 20kΩ, sedangkan Rternor untuk R1=Q
Q dipakai yaitu 4
sehingga
sradK r /500041020 3
=×
=
4. Menentukan Raktual menggunakan persamaan (2.20) dengan nilai R ternor
untuk R2 = 12 2 −Q
Q dan R3=R4= 2Q
rternoraktual KRR ×=
Ω=×−×
= 16,6455000142
422R
Ω=××== kRR 4050004243
5. Menentukan Caktual menggunakan persamaan (2.19)
aktual
basicr C
CK =
pFK
CC
r
basicaktual 354
500010768,1 6
=×
==−
Gambar 3.2 memperlihatkan tanggapan frekuensi BPF dengan frekuensi pusat 91
kHz. Dari hasil simulasi tersebut dapat diketahui bandwidth dan faktor kualitas dari
BPF berdasarkan persamaan (2.14) dan (2.15)
BW = fh-fl
39
kHz22107810100 33 =×−×=
BWf
Q o=
09,410221090
3
3
=××
= (Sesuai dengan perancangan)
Dengan bandwidth 19 kHz, diharapkan frekuensi 100 kHz dapat diperoleh.
Gambar 3.2 Tanggapan frekuensi BPF
3.2.2 Carrier Recovery
Carrier Recovery dibangun dengan PLL menggunakan IC PLL LM 565 yang
dapat digunakan pada jangkauan frekuensi sampai 500 kHz. Frekuensi pusat yang
ingin dicapai adalah 100 kHz. IC LM 565 dapat dilihat pada Gambar 2.13 dan
diagram blok LM 565 pada Gambar 2.12. Perhitungan komponen eksternal IC LM
565 menggunakan persamaan (2.21) sampai (2.24).
40
Dari data sheet dapat dilihat bahwa dengan frekuensi 100 kHz dan timing
resistor yang ingin dicapai 10 kΩ. Maka nilai kapasitor yang dianjurkan adalah Co =
1nF. Ro dapat ditentukan dengan persamaan (2.21)
(2.21)
Ω== − kRo 310
3,04
Catu daya yang digunakan adalah ±5V. Berdasarkan persamaan (2.23), fLock dapat
dihitung
Vcc
fof Lock8±
=
10101008 3××±
= = kHz80±
Frequency Capture yang diinginkan ±40kHz, sehingga dari persamaan (2.24) dapat
diperoleh nilai konstanta waktu yang tergantung pada resistansi τ
sf
f
c
Lock μππ
τ 958,7)40000(2
10802 2
3
2 =××
==
Dari persamaan (2.22) 22 CR ×=τ . Jika Ω= kR 6,32 maka dapat dicari nilai 2C
nFRC 2,2360010958,7 6
22 =×==
−τ
Rangkaian PLL menggunakan LM 565 ditunjukkan pada Gambar 3.3.
41
Gambar 3.3 Rangkaian PLL
3.2.3 Penggeser Fasa
Integrator dapat digunakan sebagai penggeser fasa sebuah sinyal sinusoidal.
Jika sinyal masukan integrator adalah tcωcos yang berasal dari Carrier Recovery,
maka berdasarkan persamaan (2.28) keluaran yang dihasilkan oleh integrator
∫−= tdtCR
vo ωcos1
dtCR
vo ωsin1−=
dttCR
vo )90cos(1°−−= ω
42
Karena tegangan keluaran vo yang diperoleh memiliki fasa yang negatif, maka
diperlukan suatu rangkaian inverting agar diperoleh sinyal dengan fasa positif.
Sehingga keluarannya menjadi
dttCR
vo )90cos(1°−= ω
Nilai R dan C pada rangkaian integrator dapat diperoleh dari persamaan (2.27)
perbandingan sinyal keluaran dan masukan yang ingin dicapai adalah satu (unity
gain).
RC
Mω
ω 1)( =
CR××
=π2
11
setelah dilakukan penyederhanaan
61 106,1 −×=× RC
Nilai kapasitor yang dipilih yaitu 100pF, sehingga nilai resistor R1 diperoleh yaitu 16
kΩ.
Gambar 3.4 Rangkaian Integrator
43
Rangkaian integrator ditunjukkan pada Gambar 3.4. Untuk mencegah timbulnya
ketidakstabilan Op-Am maka pada rangkaian integrator ditambahkan Rf yang
diparalel dengan kapasitor C1. Nilai Rf besarnya yaitu 10Ri, sehingga diperoleh nilai
Rf sebesar 160kΩ.
Keluaran dari integrator akan menjadi masukan rangkaian inverting unity gain
sehingga diperoleh sinyal keluaran seperti Gambar 3.5.
Gambar 3.5 Gelombang keluaran integrator
3.2.4 Product Detector (PD)
Product Detector menggunakan IC MC 1496 yang mempunyai frekuensi
maksimum untuk sinyal pembawa sebesar 500kHz. Gambar 3.6 menunjukkan
rangkaian Product Detector berdasarkan data sheet MC 1496.
44
Gambar 3.6 Rangkaian Product Detector menggunakan MC 1496 [18]
Berdasarkan Gambar 3.6 tegangan masukan sinyal pembawa yang dianjurkan adalah
300mV (rms), sehingga diperlukan pelemahan tegangan.
Arus bias internal MC 1496 diatur pada pin 5. Asumsi arus dinyatakan
berdasarkan persamaan (2.31). Besarnya nilai R5 pada pin 5 berdasarkan persamaan
(2.32) dengan φ = 0.75 pada suhu TA = 25°C dan V = 12V. Besarnya arus I5 pada
MC 1496 sebesar 1mA. Sehingga besarnya R5 adalah
R5 = Ω−−
− 50010.1
75.0123
V
= 10750Ω
45
3.2.5 Low Pass Filter (LPF)
Perancangan akan menggunakan rangkaian filter aktif yang terdiri dari dua
kutub, karena dengan dua kutub sudah dapat melewatkan frekuensi 10 kHz. LPF
digunakan untuk menghilangkan frekuensi 100 kHz dan melewatkan frekuensi
informasi 10 kHz, sehingga digunakan frequency cutoff sebesar 15 kHz . Rangkaian
tapis LPF ternormalisasi ditunjukkan pada Gambar 2.18. Rangkaian tapis LPF aktual
ditunjukkan pada Gambar 3.7.
Gambar 3.7 LPF dua kutub
Perhitungan nilai kapasitor dan resistor menggunakan penskalaan frekuensi
dan impedansi sebagai berikut:
1. Menentukan Kf berdasarkan persamaan (2.16)
r
cf
fK
ωπ2
=
= sradx /1042,91
10152 43
×=×π
46
2. Menentukan Cbasic berdasarkan persamaan (2.18)
Nilai kapasitor ternormalisasi C1 = 1,414 dan C2 = 0,7071
f
inormalisasbasic K
CC =
FC
FC
basic
basic
642
541
105,71042,9
7071.0
105,11042,9
414.1
−
−
×=×
=
×=×
=
3. Menentukan berdasarkan persamaan (2.17) rK
inormalisas
aktualr R
RK =
sradKK
KR
r
aktual
/10101
1010
3×==
Ω=
4. Menentukan Caktual berdasarkan persamaan (2.19)
r
basicaktual K
CC =
pFxxC
nFxxC
aktual
aktual
7501010105,7
5,11010105,1
3
6
2
3
5
1
==
==
−
−
5. Menentukan Raktual dan Rfaktual berdasarkan persamaan (2.20)
rsaiternormaliaktual xKRfRf =
Ω== KkxRfaktual 20102
47
Hasil simulasi tanggapan frekuensi dari LPF buttterwooth dua kutub ini dapat
dilihat pada Gambar 3.8.
Gambar 3.8 Tanggapan frekuensi LPF
Gambar 3.8 menunjukkan bahwa frekuensi 100 kHz telah dilemahkan
sebesar 33,069 dB, sehingga amplitudonya sangat kecil dan tidak akan
mempengaruhi frekuensi informasi. Frekuensi cut-off yang digunakan 15 kHz,
karena diinginkan pada saat frekuensi 10 kHz penguatan maksimum (0dB).
3.2.6 Komparator
Pada perancangan digunakan tegangan sumber Vcc +5V dan Vee 0V. Hal ini
dilakukan karena keluaran dari komparator selanjutnya akan digunakan sebagai salah
satu rangkaian pemicu untuk gerbang logika, yang membutuhkan tegangan lebih
48
besar dari 2 volt untuk logika 1. Tegangan referensi yang akan digunakan pada
perancangan yaitu 0 volt. Rangkain komparator ditunjukkan pada Gambar 3.9.
Gambar 3.9 Komparator
3.2.7 Bit-Timing Recovery
Bit-timing recovery berfungsi menghasilkan detak (clock) untuk rangkain
PISO. Karena pada Demodulator QPSK terdapat dua data yang paralel ( kanal I dan
kanal Q) sehingga diperlukan perioda detak yang besarnya dua kali lebih cepat dari
perioda informasi. Hal ini dilakukan supaya data dari kanal I tidak bertubrukan
dengan data dari kanal Q. Bit-timing recovery dapat dihubungkan pada salah satu
kanal, misalnya kanal I (inphase) atau kanal Q (quadrature) saja.
3.2.7.1 Komparator
Komparator yang digunakan disini sama dengan komparator yang dirancang
pada 3.2.6. Untuk memudahkan komparator ini disebut komparator timing.
49
3.2.7.2 Tunda waktu (Delay)
Tunda waktu (delay) disini merupakan tunda waktu yang berasal dari
komparator timing. Tunda waktu pada perancangan akan menggunakan rangkaian RC
yang ditunjukkan pada Gambar 3.10.
Gambar 3.10 Rangkaian tunda
Tegangan masukan berasal dari komparotor dengan Vcc 5V dan Vee -5V. Perioda (T)
dari gelombang kotak 0,1ms. Delay time yang ingin dicapai 0,025ms sedangkan
tegangan keluaran yang ingin dicapai 1V. Sehingga dari persamaan (2.34) diperoleh
)1( τt
eVinVout −−=
)1(51025.0
τm
e−−=
τm
e025,0
151 −
−=
54025,0
=− τ
me
8,0ln025,0 =− τm
50
mm 112,0223,0
025,0=
−−
=τ
Dari persamaan (2.35) dengan C = 12nF, maka diperoleh
CR τ=
Ω=×
×= −
−k336,91012
10112,09
3
Keluaran dari tunda waktu (delay) akan dimasukkan ke dalam rangkaian komparator
agar didapatkan sinyal kotak sehingga dapat menjadi masukan gerbang XOR. Hasil
simulasi ditunjukkan pada Gambar 3.11. Tunda waktu yang ingin dicapai tidak
melebihi 1 bit data. Hal ini dilakukan agar data tidak hilang.
Gambar 3.11 Simulasi tunda waktu
3.2.7.3 Gerbang XOR
Gerbang XOR ini mendapat masukan dari keluaran komparator timing dan
tunda waktu yang sedemikian rupa sehingga akan menghasilkan perioda yang dua
kali lebih cepat dari perioda masukannya. IC yang akan digunakan yaitu 74LS86.
51
3.2.7.4 PLL
Keluaran dari XOR akan menjadi masukan bagi PLL, frekuensi yang ingin
dicapai 20kHz. Adapun perancangannya berdasarkan persamaan (2.21 sampai 2.24).
Berdasarkan persamaan (2.21) dan dari data sheet dapat diperoleh nilai Co = 0.01µF
(dari data sheet), sehingga
Ω=×
= − kRo 5,11023,0
4
Catu daya yang digunakan adalah ±5V. Berdasarkan persamaan (2.23), fLock dapat
dihitung
Vccfof Lock
8±=
10
10208 3××±= = kHz16±
Frequency Capture yang diinginkan ±1000Hz, sehingga dari persamaan (2.24) dapat
diperoleh nilai konstanta waktu yang tergantung pada resistansi τ
msf
f
c
Lock 55,2)1000(2
10162 2
3
2 =××
=×
=ππ
τ
Berdasarkan persamaan (2.22) 22 CR ×=τ . Jika Ω= kR 6,32 maka nilai 2C
nFRC 36,70736001055,2 3
22 =×==
−τ
Gambar 3.12 merupakan rangkaian PLL menggunakan LM 565.
52
Gambar 3.12 Rangkaian PLL
3.2.8 Paralell in Serial Out (PISO)
Rangkaian PISO dalam perancangan menggunakan register D flip-flop seperti
pada Gambar 3.13.
W/S
CLR
U4
NAND2
U67476
J1CLK1PRN1CLRN1K1
Q1
QN1
J2CLK2PRN2CLRN2K2
Q2
QN2
D1
D0U3
NAND2
VCC
OUT
U7
INV
U1
NAND2
CLK
U2
NAND2
U57474
D1
CLK1PRN1CLRN1
Q1
QN1
D2
CLK2PRN2CLRN2
Q2
QN2
Gambar 3.13 PISO menggunakan D flip-flop
53
Langkah awal dimulai dengan sinyal kendali reset, sehingga semua keluaran Q akan
menjadi nol. Kemudian data yang masuk D0 dan D1 dimasukkan secara bersamaan
(paralel input) ke flip-flop D. Data D0 sebagai LSB (least significant bit) dan D1
sebagai MSB (most significant bit).
Masukan W/S (WRITE/SHIFT) merupakan kondisi yang menunjukkan flip-
flop D menulis atau menggeser. Jika logika masukan yang digunakan rendah
(Low=0), maka flip-flop D pada kondisi menulis (WRITE) dan data akan masuk.
Data akan digeser (SHIFT) ketika kondisi masukan W/S logika tinggi (High=1).
Setiap kali flip-flop menanggapi, akan terjadi pergesaran satu posisi ke kanan.
Gambar 3.14 merupakan hasil simulasi PISO.
0ns 500ns 1000ns 1500ns 2000ns 2500ns 3000ns 3500ns 4000ns 4500ns 5000ns
SCHEMATIC1
Context
CLK
Signal
'0'
Value
SCHEMATIC1
Context
CLR
Signal
'1'
Value
SCHEMATIC1
Context
D0
Signal
'1'
Value
SCHEMATIC1
Context
D1
Signal
'1'
Value
SCHEMATIC1
Context
OUT
Signal
'1'
Value
SCHEMATIC1
Context
VCC
Signal
'1'
Value
SCHEMATIC1
Context
W/S
Signal
'0'
Value
Gambar 3.14 Bentuk gelombang rangkaian PISO
Dari bentuk gelombang PISO pada Gambar 3.14 dapat dilihat bahwa detak
W/S dihasilkan dari detak flip-flop D yang saat picuan naik. W/S diperoleh dengan
54
menggunakan flip-flop JK yang diberi masukan 1 (high) pada J dan K, sehingga
diperoleh keadaan toogle. Data Q dan I akan masuk ke dalam D0 dan D1. Saat W/S
berada pada logika rendah ke tinggi, data D0 dan D1 akan digeser (SHIFT), sekaligus
data D0 keluar. Pada detak berikutnya (picuan naik), data D1 yang dikeluarkan.
Sehingga dihasilkan data seri D1, D0 .
55
BAB IV
HASIL dan PEMBAHASAN
Pengujian alat diperoleh dengan menggunakan osiloskop digital, osiloskop
analog pada pengamatan frekuensi free-running, dan AFG ( Audio Function
Generator) sebagai masukan pada beberapa pengujian tiap blok.
4.1 Perangkat Keras Hasil Perancangan
Perangkat keras hasil perancangan yaitu sebuah modul Demodulator QPSK.
Perangkat keras dapat dilihat pada Gambar 4.1. Di dalam perangkat keras modul
Demodulator QPSK tersebut terdapat power supply sehingga tidak diperlukkan
supply dari luar. Modul ini dilengkapi dengan test point pada tiap-tiap blok sistem,
hal ini dilakukan untuk mempermudah pengguna dalam mengamati proses
demodulasi QPSK.
Modul Demodulator QPSK terbagi menjadi beberapa bagian yaitu band pass
filter, Carrier Recovery, pengeser fasa, Product Detector, low pass filter, komparator,
bit-timming recovery, dan PISO. Bagian-bagian tersebut dapat dilihat pada Gambar
4.2
56
Gambar 4.1 Modul Demodulator QPSK
Gambar 4.2 Bagian-bagian Demodulator QPSK
4.2 Analisis Demodulator QPSK secara keseluruhan
Pengujian ini dilakukan dengan menggunakan dua metode, yaitu yang
pertama adalah menggunakan sinyal pembawa yang berasal dari modulator QPSK,
dan yang kedua dengan menggunakan sinyal pembawa hasil dari Carrier Recovery.
57
4.2.1 Menggunakan Sumber Sinyal Pembawa dari Modulator QPSK
Pengujian Demodulator QPSK ini dilakukan dengan mekanisme seperti pada
Gambar 4.3
Gambar 4.3 Pengujian dengan sinyal pembawa dari modulator QPSK
Sinyal pembawa pada pengujian ini tidak diperoleh dari blok Carrier Recovery, tetapi
berasal dari sinyal pembawa pada modulator QPSK. Hal ini dilakukan untuk
mengetahui bahwa urutan data pada modulator QPSK sama dengan urutan data pada
Demodulator QPSK.
Dengan pengujian seperti pada Gambar 4.3, sinyal pembawa dari modulator
QPSK dapat sinkron dengan sinyal pembawa dari Demodulator QPSK. Hal ini terjadi
karena sinyal pembawa dari modulator QPSK dan Demodulator QPSK berasal dari
sumber yang sama yaitu dari osilator yang terdapat pada modulator QPSK.
Pada Gambar 4.4 dapat dilihat sinyal keluaran dari Product Detector kanal I.
Sinyal yang dibandingkan adalah sinyal single side band dengan sinyal keluaran dari
PD. Pada dasarnya, pengambilan data ini menggunakan osiloskop yang mempunyai
tiga probe, yaitu untuk mengukur sinyal pembawa, sinyal termodulasi , dan sinyal
keluaran PD. Pertama, sinyal pembawa dengan sinyal termodulasi dibandingkan
58
sehingga dapat diketahui fasa dari sinyal termodulasi tersebut. Kemudian pada saat
yang bersamaan hasil perkalian PD diamati sehingga dapat diketahui yang terdeteksi
pada PD. Karena keterbatasan alat ukur, maka digunakan metode membandingkan
dengan teori pada Bab II.
Gambar 4.4 Sinyal SSB [CH1] dan keluaran PD kanal I [CH2]
Gambar 4.4 menunjukan pengaruh sinyal termodulasi terhadap sinyal
keluaran pada PD kanal I. Perubahan fasa yang ditunjukkan pada label A, B, dan C,
akan berpengaruh terhadap perubahan amplitudo keluaran PD kanal I (lihat label A’,
B’, C’), setelah melalui komparator (lihat Gambar 4.5) dapat terlihat perubahan nilai
dari logika tinggi ke rendah (lihat label A’ Gambar 4.5) ataupun perubahan nilai dari
rendah ke tinggi (lihat label B’). Sedangkan perubahan fasa yang ditunjukkan oleh
label A1 dan B1, tidak menyebabkan perubahan nilai PD (lihat label A1’dan B1’),
misalnya ketika nilai memiliki logika rendah meskipun ada perubahan fasa pada
59
sinyal termodulasi, hasil komparator akan tetap berlogika rendah (lihat label A’
Gambar 4.5).
Hal ini sesuai dengan tabel kebenaran pada Tabel 2.1. Fasa 45° akan dideteksi
sebagai logika 0, fasa 135° sebagai logika 0, fasa -135° akan dideteksi sebagai logika
1 dan fasa -45° akan dideteksi sebagai logika 1.
Gambar 4.5 Sinyal keluaran PD [CH1] dan komparator kanal I [CH2]
Frekuensi dari sinyal informasi kanal I berdasarkan Gambar 4.5 yaitu sebesar
12 TTt −=6
66
106,401)101,303()105,98(
−
−−
×=
×−−×=
Hz2490106,401
16 =
×= − frekuensi tgelombangsatu 1 =
Karena satu gelombang dalam hal ini memuat empat bit data maka
Hz2,9960
104,1001
6 =×
= −tdatabitsatufrekuensi 1 =
60
Prosentase error dari frekuensi satu gelombang sinyal informasi hasil Demodulator
QPSK di banding dengan frekuensi satu gelombang sinyal informasi pada modulator
QPSK yaitu sebesar %4,0%1002500
24902500=
− x . Sedangkan prosentase error dari
frekuensi satu bit yaitu sebesar %39,0%10010000
2,996010000=
− x .
Gambar 4.6 menunjukan perbandingan antara sinyal informasi dari modulator
QPSK yang diambil dari SIPO kanal I dengan sinyal informasi dari demodulator yang
diambil dari komparator kanal I.
Gambar 4.6 Perbandingan sinyal informasi modulator-demodulator kanal I
Berdasarkan Gambar 4.6 terlihat bahwa sinyal informasi pada Demodulator QPSK
[CH2] tertunda sebesar 66,5µS dari modulator QPSK. Hal ini disebabkan karena
banyaknya proses modulasi-demodulasi yang harus dilewati untuk menghasilkan
suatu sinyal informasi, sehingga terdapat tunda waktu. Keterangan tunda waktu pada
masing-masing sistem lebih jelasnya dapat dilihat pada lampiran 2 dan 3.
61
Sedangkan pada kanal Q, sinyal keluaran PD untuk kanal Q dapat dilihat pada
Gambar 4.7.
Gambar 4.7 Sinyal termodulasi [CH1] dan keluaran PD kanal Q [CH2]
Perubahan fasa yang ditunjukkan pada label X, Y, dan Z, akan berpengaruh
terhadap perubahan nilai PD kanal Q (lihat label X’, Y’, Z’), setelah melalui
komparator ( lihat Gambar 4.8) dapat terlihat perubahan nilai dari logika rendah ke
logika tinggi (lihat label X’ dan Z’ Gambar 4.8) ataupun dari logika tinggi ke logika
rendah (lihat label Y’ Gambar 4.8).
Perubahan fasa yang ditunjukkan oleh label X1 dan Y1 tidak menyebabkan
perubahan nilai PD (lihat label X1’dan Y1’), misalnya ketika nilai memiliki logika
tinggi meskipun ada perubahan fasa pada sinyal termodulasi, hasil komparator akan
tetap berlogika tinggi (lihat label X1’ Gambar 4.8).
62
Gambar 4.8 Komparator kanal Q [CH1] dan PD kanal Q [CH2]
Hal ini sesuai dengan tabel kebenaran pada Tabel 2.1. Fasa -45° akan
dideteksi sebagai logika 1, fasa 45° sebagai logika 1, fasa 135° akan dideteksi
sebagai logika 0 dan fasa -135° akan dideteksi sebagai logika 0.
Frekuensi dari sinyal informasi kanal Q berdasarkan Gambar 4.8 yaitu sebesar
6
66
106,401)106,213()10188(
−
−−
×=
×−−×=
12 TTt −=
Hz2490106,401
16 =
×= − frekuensi tgelombangsatu 1 =
Karena satu gelombang dalam hal ini memuat empat bit data maka
Hz2,9960
104,1001
6 =×
= − tdatabitsatufrekuensi 1 =
Prosentase error dari frekuensi satu gelombang sinyal informasi hasil
Demodulator QPSK dibanding dengan frekuensi satu gelombang sinyal modulator
63
QPSK yaitu sebesar %4,0%1002500
24902500=
− x . Sedangkan prosentase error dari
frekuensi satu bit yaitu sebesar %39,0%10010000
2,996010000=
− x .
Gambar 4.9 menunjukan perbandingan sinyal informasi antara modulator
yang diambil dari SIPO kanal Q dengan demodulator yang diambil dari keluaran
komparator kanal Q.
Gambar 4.9 Perbandingan sinyal informasi modulator-demodulator kanal Q
Berdasarkan Gambar 4.9 terlihat bahwa sinyal informasi pada Demodulator QPSK
[CH2] tertunda sebesar 71,6µS dari modulator QPSK. Hal ini disebabkan karena
banyaknya proses modulasi-demodulasi yang harus dilewati untuk menghasilkan
suatu sinyal informasi, sehingga terdapat tunda waktu. Keterangan tunda waktu pada
masing-masing sistem lebih jelasnya dapat dilihat pada lampiran 2 dan 3.
Sinyal informasi dari kanal I dan Q yang berupa data paralel akan
digabungkan, sehingga menjadi data serial dengan memasukkan kedua data tersebut
64
kedalam sistem PISO. Hasil keluaran PISO dapat dilihat pada Gambar 4.10. Urutan
data pada Demodulator QPSK yaitu 01, 11, 10, 00.
Gambar 4.10 Keluaran sistem PISO
Gambar 4.11 Perbandingan data serial modulator-demodulator
Sedangkan Gambar 4.11 menunjukan perbandingan data serial antara modulator
dengan demodulator. Data serial pada Demodulator QPSK [CH2] tertunda sebesar
176,4µS. Hal ini disebabkan karena banyaknya proses modulasi-demodulasi yang
harus dilewati untuk menghasilkan suatu data paralel, sehingga terdapat tunda waktu.
65
Keterangan tunda waktu pada masing-masing sistem lebih jelasnya dapat dilihat pada
lampiran 2 dan 3.
Kecepatan data dari sistem QPSK ini dapat dilihat pada Gambar 4.12.
Banyaknya waktu yang dibutuhkan untuk mengirimkan dua bit data dalam sistem ini
yaitu sebesar 102,3µS.
Gambar 4.12 Sinyal termodulasi [CH1] dan Sinyal keluaran PISO [CH2]
Sehingga satu bit data memerlukan waktu sebesar SS μμ 15,5123,102
= . Kecepatan
satu bit data yaitu kpbsst
55,1915,5111
==μ
. Prosentase error apabila dibandingkan
dengan perancangan yaitu sebesar %5,2%10020000
1955020000=
− x .
66
4.2.2 Menggunakan Sumber Sinyal Pembawa dari Carrier Recovery
Pengujian Demodulator QPSK ini dilakukan dengan mekanisme seperti pada
Gambar 4.13
Gambar 4.13 Pengujian dengan sinyal pembawa dari Carrier Recovery
Sinyal pembawa pada pengujian ini menggunakkan sinyal pembawa dari
Carrier Recovery. Setelah sistem digabungkan, ternyata Carrier Recovery tidak dapat
bekerja sesuai dengan yang diharapkan, karena sinyal pembawa tersebut selalu
berubah-ubah fasanya. Berdasarkan pengamatan diperoleh bahwa Carrier Recovery
pada Demodulator QPSK tidak sinkron dengan sinyal pembawa dari modulator
QPSK. Hal ini ditunjukkan pada Gambar 4.14 dan Gambar 4.15. Data yang diambil
untuk pengujian Carrier Recovery yaitu sebanyak dua kali, dalam dua kali
pengambilan data ini terdapat dua kali perubahan fasa pada sinyal Carrier Recovery.
67
Gambar 4.14 Sinyal keluaran Carrier Recovery pada pengambilan ke-1
Gambar 4.15 Sinyal keluaran Carrier Recovery pada pengambilan ke-2
Perbedaan fasa antara sinyal pembawa dari modulator QPSK pada CH1 dan sinyal
Carrier Recovery pada CH2, berdasarkan Gambar 4.14 yaitu sebesar
ooo 9,49360)103,10()102,0(
)102,0()106,1(360 66
66
=××−××−×
=× −−
−−
Tt
68
Sedangkan berdasarkan Gambar 4.15 yaitu sebesar
ooo 92,141360)102,4()102,6()101,2()102,6(360 66
66
=××−×−×−−×−
=× −−
−−
Tt
Untuk menunjukan bahwa ternyata sinyal Carrier Recovery tidak sinkron
dengan sinyal pembawa pada modulator QPSK dapat dilihat dengan perbandingan
sinyal SSB sebagai masukan demodulator, dengan sinyal keluaran Carrier Recovery
yang ditunjukan pada Gambar 4.16.
Gambar 4.16 Perbandingan sinyal SSB dengan sinyal Carrier Recovery
Saat terjadi perubahan fasa sinyal termodulasi pada Gambar 4.16, sinyal keluaran
Carrier Recovery tidak sinkron ( tidak sefasa) dengan sinyal termodulasi. Hal ini
disebabkan karena PLL pada Carrier Recovery tidak dapat mengunci sinyal ketika
terjadi perubahan fasa.
69
Dampak dari Carrier Recovery ini menyebabkan PD keliru mendeteksi fasa.
Untuk kanal I, hal ini dapat dilihat pada Gambar 4.17.
Gambar 4.17 Sinyal SSB dan Keluaran PD I
Gambar 4.18 Sinyal keluaran komparator kanal Idan sinyal keluaran PD kanal I
Perubahan fasa yang ditunjukkan pada label A, B, dan C, Gambar 4.17 akan
berpengaruh terhadap perubahan nilai PD kanal I (lihat label A’, B’, C’), tetapi
perubahan nilai PD terjadi pada setiap perubahan fasa. Setelah melalui komparator
70
(lihat Gambar 4.18) dapat terlihat sinyal informasi berlogika 1, logika 0 diperoleh
hanya pada saat terjadi perubahan fasa sinyal termodulasi saja. Hal ini terjadi karena
Carrier Recovery tidak dapat mengunci frekuensi saat terjadi perubahan fasa.
Kesalahan pendeteksian juga terjadi pada kanal Q yang ditunjukkan pada
Gambar 4.19.
Gambar 4.19 Sinyal SSB dan Keluaran PD Q
Perubahan fasa yang ditunjukkan pada label X, Y, dan Z, Gambar 4.19 akan
berpengaruh terhadap perubahan nilai PD kanal Q (lihat label X’, Y’, Z’), tetapi
perubahan nilai PD terjadi hanya pada setiap perubahan fasa. Setelah melalui
komparator (lihat Gambar 4.20) dapat terlihat sinyal informasi berlogika 0, logika 1
diperoleh hanya pada saat terjadi perubahan fasa sinyal termodulasi saja. Hal ini
terjadi karena Carrier Recovery tidak dapat mengunci frekuensi saat terjadi
perubahan fasa.
71
Gambar 4.20 Komparator kanal Q [CH1] dan sinyal keluaran PD kanal Q [CH2]
Secara matematis, kekeliruan pada Carrier Recovery dapat menyebabkan
kesalahan pendeteksian sinyal informasi. Sebagai contoh, pada saat sinyal
termodulasi mempuyai fasa 45°, dan fasa sinyal pembawa juga bernilai 45°
berdasarkan persamaan 2.9 diperoleh
Saat digunakkan penggeser fasa 90° pada kanal Q
72
Dari perhitungan, dapat diketahui bahwa apabila sinyal termodulasi dengan
fasa 45° yang mempunyai amplitudo 1Vpp dikalikan dengan sinyal pembawa dengan
fasa 45° yang mempunyai amplitudo 1Vpp, maka setelah di tapis dengan LPF akan
menghasilkan tegangan DC sebesar 0,5 V. Sedangkan untuk sinyal pembawa yang
digeser 90°, akan menghasilkan tegangan DC sebesar 0 V. Sehingga apabila nilai-
nilai tegangan tersebut dimasukkan ke dalam komparator akan menghasilkan
tegangan 5V (logika 1) dan 0V (logika 0).
Apabila perhitungan ini dilakukan juga untuk fasa 135°,-135° dan -45°. Maka
akan diperoleh hasil seperti pada Tabel 4.1.
Tabel 4.1 Hasil perhitungan Kanal I dan Q
Fasa Logika kanal I Logika kanal Q 45 1 0 135 1 0 225 1 0 315 1 0
Dari hasil perhitungan tersebut, maka dapat diketahui bahwa sistem Carrier Recovery
dengan menggunakkan rangkaian seperti pada perancangan tidak dapat bekerja
dengan baik.
Keluaran PISO dapat dilihat pada Gambar 4.21 yang menunjukkan bahwa
data pada demodulator tidak sama dengan data pada modulator QPSK dan selalu
berubah-ubah. Data pada Modulator QPSK yaitu 01, 11, 10, 00. Satu data berisi dua
bit masing-masing sebesar 100 μS, sehingga berdasarkan Gambar 4.21 data yang
terbaca yaitu 01, 01, 11, 01.
73
Gambar 4.21 Keluaran PISO 4.3 Analisis Sinyal Pada Tiap Blok
Analisis ini bertujuan untuk menguji kinerja sistem pada tiap-tiap blok
Demodulator QPSK.
4.3.1 Band Pass Filter
Pengujian ini bertujuan untuk mengetahui bandwith dari BPF dengan
memberikan frekuensi masukan dari rentang 30kHz sampai dengan 230kHz. Data
pengamatan hasil pengujian filter diperoleh dengan melakukan pengukuran tegangan
masukan filter (Vin) dan tegangan keluaran filter (Vout). Frekuensi pusat ditentukan
saat Av = 1 dan frekuensi cutoff ditentukan saat Av = 0,707 dari penguatan
maksimum. Hasil yang diperoleh ditunjukkan pada Tabel 4.2.
74
Tabel 4.2 Data Pengukuran BPF
Tegangan masukan
(Vpp)
Frekuensi masukan
(kHz)
Tegangan keluaram
(Vpp)
AV dB
1 34,8 0,1 0,1 -20 1 54,9 0,2 0,2 -13,97 1 64,9 0,3 0,3 -10,46 1 71,2 0,4 0,4 -7,96 1 75,6 0,5 0,5 -6,02 1 78,9 0,6 0,6 -4,44 1 81,5 0,7 0,7 -3,1 1 83,8 0,8 0,8 -1,94 1 86,4 0,9 0,9 -0,91 1 90,8 1 1 0 1 94,5 0,9 0,9 -0,91 1 97,3 0,8 0,8 -1,94 1 100,1 0,7 0,7 -3,1 1 103,6 0,6 0,6 -4,44 1 107,7 0,5 0,5 -6,02 1 114,3 0,4 0,4 -7,96 1 125,1 0,3 0,3 -10,46 1 148,4 0,2 0,2 -13,97 1 229,1 0,1 0,1 -20
Dari Tabel 4.2 terlihat bahwa frekuensi pusat sebesar 90,8 kHz dan frekuensi
cutoff filter sebesar 81,5 kHz dan 101 kHz.Hasil pengukuran dapat dibuat dalam
bentuk grafik tanggapan frekuensi BPF seperti ditunjukkan pada Gambar 4.22.
75
Grafik BPF
-25
-20
-15
-10
-5
010 100 1000
Frekuensi masukan (kHz)
Av (d
B)
Gambar 4.22 Grafik BPF
Perancangan menentukan frekuensi pusat yang diharapkan adalah 90kHz
dengan LSB 80 kHz dan USB 100kHz. Prosentase error frekuensi pusat rangkaian
filter sebesar
%889,0%10090000
9080090000=
− x
Prosentase error frekuensi LSB sebesar
%875,1%10080000
8150080000=
− x
Prosentase error frekuensi USB sebesar
%1,0%100100000
100100100000=
− x .
Bandwith pada perancangan yaitu sebesar 20 kHz, dari data dari tabel 4.2 dapat
diketahui bandwith sistem BPF berdasarkan persamaan 2.14 sebesar lh ffBW −=
76
kHzkHzkHz 5,195,81101 =−=
Prosentase error bandwith sebesar %5,2%10020000
1950020000=
− x
Faktor kualitas berdasarkan persamaan 2.15 yaitu
65,45,198,90
===kHzkHz
BWf
Q o
Faktor kualitas pada perancangan yaitu 4, sehingga Prosentase error faktor kualitas
sebesar %25,16%1004
65,44=
− x
Dengan prosentase error yang dihasilkan, rangkaian filter masih dapat bekerja
sesuai perancangan, meskipun tidak tepat pada frekuensi cutoff yang dirancang..
4.3.2 Carrier Recovery
Pengujian Carrier Recovery bertujuan mendapatkan data mengenai tingkat
keakuratan frekuensi carrier. Data pengamatan hasil pengujian Carrier Recovery
diperoleh dengan melakukan pengukuran frekuensi masukan (fin) dan frekuensi
keluaran (fout). Hasil pengukuran ditunjukkan pada Gambar 4.23.
Frekuensi masukan berdasarkan Gambar 4.23 dapat dihitung
666 1010)107,0()103,9( −−− ×−=×−×−=T
( ) kHzT
f 100101011
6 =×
==−
.
77
Gambar 4.23 Sinyal dari AFG [CH1]dan sinyal keluaran PLL kaki 9 [CH2]
Sinyal masukan dan sinyal keluaran PLL kaki 9 mempunyai perbedaan fasa yaitu
sebesar oooo 1981623601010
)103,9()108,4(360 6
66
=−=××−
×−−×−=× −
−−
Tt
Karena fasa yang dibutuhkan adalah fasa yang berbeda 90° dari sinyal
masukan, maka diperlukkan penggeser fasa 90° menggunakkan rangkaian integrator.
Hal tersebut dapat dilihat pada Gambar 4.24.
Gambar 4.24 Keluaran Penggeser fasa 1
78
Dari Gambar 4.24 terdapat perbedaan fasa antara sinyal keluaran PLL kaki 9
pada CH2 dengan sinyal keluaran integrator pada CH1 yaitu sebesar
ooo 57,95360)101,0()104,11()104,11()104,14(360 66
66
=××−−×−×−−×−
=× −−
−−
Tt
Prosentase error dari perbedaan fasa sebesar
%1,6%10090
57,9590=
− x .
Berdasarkan pengamatan, jika PLL diberi masukkan 40 kHz sampai 97,5 kHz,
maka sinyal keluaran PLL ada pada kondisi free-running. Begitu pula pada frekuensi
diatas 115,3 kHz. Kondisi free-running dapat dilihat pada Gambar 4.25
Ket. A merupakan sinyal masukkan PLL B merupakkan sinyal keluaran PLL pada Kondisi free-running
Gambar 4.25 Keluaran PLL pada kondisi free-running
Data yang diperoleh dari pengukuran PLL ditunjukkan pada Tabel 4.3
Tabel 4.3 pengukuran PLL
Frekuensi pada perancangan (kHz)
Frekuensi hasil pengukuran (kHz)
Prosentase error(%)
fL1 20 62,1 210,5 fC1 60 66 10 fC2 140 105,8 24,44 fL2 180 113,9 36,72
79
Gambar 4.26 Sinyal keluaran PLL pada kondisi capture
Frekuensi masukan pada Gambar 4.26 dapat dihitung
( ) ( ) kHzHzx
HzT
f 04,98)102(1,5
116 =
×== −
sedangkan frekuensi keluaran sebesar
( ) ( ) kHzHzx
HzT
f 04,98)102(1,5
116 =
×== −
Gambar 4.26 menunjukkan perbedaan fasa antara sinyal masukan dan sinyal
keluaran. Perbedaan fasa dapat dihitung :
ooo 76,91360101,5
)101,5()103,1(360 6
66
−=××
×−×=×
−−
−−
TTt .
Prosentase error pergeseran fasa dalah %95,1%10090
76,9190=
− x .
Dengan prosentase error pada rangkaian PLL dapat dilihat bahwa rangkaian
PLL tidak bekerja sesuai perancangan.
80
4.3.3 Pengeser Fasa
Pengukuran geser fasa bertujuan untuk mengetahui pergeseran fasa sebesar
90º. Penggeseran fasa menggunakan rangkaian integrator. Gambar 4.27 menunjukkan
sinyal keluaran geser fasa.
Gambar 4.27 Sinyal keluaran geser fasa.
Perbedaan fasa antara sinyal masukan pada CH2 dengan sinyal keluaran pada
CH1 Gambar 4.27 dapat dihitung yaitu:
oo 360)101,0()1010()101,0()105,2(360 66
66
××−×−×−×−
=× −−
−−
Tt
o89,90=
Prosentase error rangkaian penggeser fasa adalah
%1%1001000
89,9090=
− x
Dengan prosentase error 1% rangkaian penggeser fasa dapat bekerja sesuai dengan
perancangan.
81
4.3.4 Product Detector
Pengujian Product Detector (PD) ini menggunakkan sinyal termodulasi dari
balance modulator dan sinyal pembawa pada balance modulator (BM). Sinyal
keluaran pada Product Detector kanal I dapat dilihat pada Gambar 4.28.
Gambar 4.28 Sinyal keluaran BM dan keluaran PD kanal I
Dari Gambar 4.28 dapat dilihat bahwa tiap terjadi perubahan fasa pada sinyal
termodulasi, akan mempengaruhi sinyal keluaran dari PD. Pada saat terjadi
perubahan fasa pada label A, terjadi perubahan amplitudo pada PD dari rendah ke
tinggi (lihat label A’). Saat terjadi perubahan fasa pada label B, terjadi perubahan
amplitudo dari tinggi ke rendah (lihat label B’). Sedangkan sinyal keluaran PD pada
kanal Q dapat dilihat pada Gambar 4.29.
82
Gambar 4.29 Sinyal keluaran BM dan keluaran PD kanal Q
Dari Gambar 4.29 dapat dilihat bahwa pada saat terjadi perubahan fasa pada label A,
terjadi perubahan amplitudo pada PD dari rendah ke tinggi (lihat label A’). Begitu
pula saat terjadi perubahan fasa pada label B, terjadi perubahan amplitudo dari tinggi
ke rendah (lihat label B’).
Product Detector dapat bekerja dengan baik, hal ini dapat dilihat setelah
dilakukan pengujian dengan tambahan sistem LPF dan komparator. Sinyal informasi
pada balance modulator sama dengan keluaran komparator PD. Hal ini dapat dilihat
pada Gambar 4.30.
83
Gambar 4.30 PD dan komparator
4.3.5 Low Pass Filter
Pengujian ini bertujuan untuk mengetahui bandwith dari LPF dengan
memberikan frekuensi masukan dari rentang 1 kHz sampai dengan 31,1 kHz.. Data
pengamatan hasil pengujian filter diperoleh dengan mengukur tegangan masukan
(Vin) dan tegangan keluaran (Vout). Frekuensi cut-off ditentukan saat Av = 0,707. Pada
sistem demodulator ini terdapat dua filter LPF yang identik pada kanal I dan Q.
Untuk kanal I diperoleh frekuensi cut-off sebesar 15,2kHz. Hasil pengukuran
LPF kanal I ditunjukkan pada Tabel 4.4
84
Tabel 4.4 Data Pengukuran LPF kanal I
Tegangan masukan (Vpp)
Frekuensi masukan (kHz)
Tegangan keluaran (Vpp)
Av Av (dB)
0,4 1 0,4 1 0 0,4 2 0,4 1 0 0,4 3 0,4 1 0 0,4 4 0,4 1 0 0,4 5 0,4 1 0 0,4 6 0,4 1 0 0,4 7,3 0,4 1 0 0,4 11,4 0,35 0,875 -1,160,4 13,2 0,32 0,8 -1,940,4 15,2 0,28 0,7 -3,1 0,4 18,7 0,22 0,55 -5,190,4 20,1 0,2 0,5 -6,020,4 24,3 0,15 0,375 -8,520,4 30,1 0,1 0,25 -12
Hasil pengukuran pada Tabel 4.4 dapat dibuat dalam bentuk grafik tanggapan
frekuensi LPF kanal I yang ditunjukkan pada Gambar 4.31.
Grafik LPF kanal I
15,2
-15
-12
-9
-6
-3
0
3
1 10
Frekuensi masukan (kHz)
Av
(dB
)
100
Gambar 4.31 Grafik LPF kanal I
Sedangkan untuk kanal Q hasil pengamatan menunjukkan frekuensi cut-off
sebesar 15,5 kHz. Hasil pengukuran LPF kanal Q ditunjukkan pada Tabel 4.4
85
Tabel 4.4 Data Pengukuran LPF kanal Q
Tegangan masukan (Vpp)
Frekuensi masukan (kHz)
Tegangan keluaran (Vpp)
Av Av (dB)
0,4 1 0,4 1 0 0,4 2 0,4 1 0 0,4 3 0,4 1 0 0,4 4 0,4 1 0 0,4 5 0,4 1 0 0,4 6 0,4 1 0 0,4 7,5 0,4 1 0 0,4 11,6 0,35 0,875 -1,16 0,4 13,7 0,32 0,8 -1,94 0,4 15,5 0,28 0,7 -3,1 0,4 18,6 0,22 0,55 -5,2 0,4 19,98 0,2 0,5 -6,02 0,4 24,1 0,15 0,375 -8,52 0,4 31,1 0,1 0,25 -12
Hasil pengukuran pada Tabel 4.4 dapat dibuat dalam bentuk grafik tanggapan
frekuensi LPF yang ditunjukkan pada Gambar 4.32
Grafik LPF kanal Q
15,5
-15
-12
-9
-6
-3
0
3
1 10
Frekuensi masukan (kHz)
Av
(dB
)
100
Gambar 4.32 Grafik LPF kanal Q
Pada perancangan frekuensi cut-off yang diinginkan sebesar 15kHz, sehingga
dari data diatas diperoleh prosentase error untuk LPF kanl I yaitu sebesar
86
%3,1%10015000
1520015000=
− x , sedangkan prosentase error untuk LPF kanal Q yaitu
sebesar %33,3%10015000
1550015000=
− x .
Dengan prosentase yang diperoleh, rangkaian filter masih dapat bekerja sesuai
dengan perancangan, yaitu melewatkan frekuensi rendah saja. Filter dirancang untuk
dapat melewatkan frekuensi rendah hingga 10kHz.
4.3.6 Komparator
Pengujian komparator ini menggunakan sinyal masukan pada rangkaian
inverting, dan tegangan referensi pada masukan non-inverting. Tegangan refensi
diatur sedemikian rupa sehingga apabila terdapat sinyal masukan yang mempunyai
tegangan lebih besar dari tegangan referensi, keluaran komparator berlogika tinggi
(5V), begitu pula saat sinyal masukkan kebih kecil dari tegangan referensi, keluaran
komparator berlogika rendah(0V). Hal ini dapat dilihat pada Gambar 4.33 dan 4.34 .
Gambar 4.33 PD dengan Vref Gambar 4.34 Keluaran komparator
87
4.3.7 Bit-timing Recovery
Bit-timing recovery digunakan untuk menghasilkkan clock pada PISO. Sinyal
masukkan pada sistem bit-timing recovery yaitu sebesar 2,5kHz yang berasal dari
AFG. Bit-timing recovery ini terdiri dari rangkaian tunda, XOR, dan PLL.
Rangkaian tunda RC pada Gambar 4.35 menghasilkan amplitudo sebesar 3,2
Vpp. Rangkaian tunda akan menjadi masukan untuk rangkaian komparator sehingga
nantinya akan menghasilkan sinyal digital yang tergeser dari sinyal masukannya.
Gambar 4.35 Sinyal tunda
Gambar 4.36 memperlihatkan proses terbentuknya pemicu untuk PLL yang berfungsi
agar sinyal pendetak dapat sinkron dengan data.. Picuan pada Gambar 4.36 sebesar
52μS yang dihasilkan dari keluaran XOR. Prosentase error picuan dibandingkan
dengan perancangan yaitu %108%10025
5225=
− xS
SSμ
μμ . Namun demikian sistem ini
masih dapat bekerja dengan baik, yaitu menghasilkan sinyal detak yang sinkron
dengan datanya.
88
Gambar 4.36 Sinyal picu
4.3.8 PISO
Pengujian PISO ini dilakukan dengan mengunakan masukan AFG, yang
berupa sinyal digital. Sinyal masukan terdiri dari dua data digital D0,D1. Dari
Gambar 4.37 frekuensi data D0 yaitu ( ) ( ) kHzHzx
HzT
f 5,2)10100(4
116 =
×== −
dan
frekuensi data D1 yaitu ( ) ( ) kHzHzx
HzT
f 5,2)10100(4
116 =
×== −
.
Gambar 4.37 Data D0 dan D1
89
Gambar 4.38 clock sistem PISO
CH1 pada Gambar 4.38 merupakan clock pada sistem PISO, yaitu sebesar
( ) ( ) kHzHzx
HzT
f 20)1050(1
116 =
×== −
. Dengan clock sebesar 20 kHz dapat dilihat
pada Gambar 4.39 keluaran dari PISO yaitu aliran data 00,01,11,10.
Gambar 4.39 Keluaran PISO
BAB V
Kesimpulan dan Saran
5.1. Kesimpulan
Berdasarkan hasil pengamatan dan analisis yang telah dilakukan, diperoleh
kesimpulan sebagai berikut:
1. Demodulator QPSK dapat bekerja dengan baik, jika menggunakan sinyal
pembawa dari modulator QPSK.
2. Carrier recovery tidak dapat bekerja dengan baik karena PLL tidak dapat
mengunci sinyal termodulasi saat berubah fasa.
3. Demodulator QPSK tidak dapat bekerja dengan baik, jika menggunakan
sinyal pembawa dari carrier recovery.
4. Proses modulasi-demodulasi menyebabkan adanya tunda waktu untuk
memperoleh sinyal informasi.
5.1. Saran
Saran bagi pengembangan alat ini, agar diperoleh hasil yang menuju ke
arah yang lebih baik dan sempurna, yaitu
1. Mengunakan rangkaian carrier recovery lain, yang memiliki kalang tertutup
pada sistem Demodulator QPSK.
2. Untuk mempersingkat tunda waktu, digunakan komponen-komponen yang
identik.
Daftar Pustaka
[1] Stalling, W. Data and Computer Communication, Sixth Edition. Upper Saddle
River,NJ:Prentice Hall,1996.
[2] Jamaludin, Agus. Analisa Perbandingan Sistem Komunikasi Satelit dengan
IDR dan VSAT, 2001
http://pinguin.stttelkom.ac.id/jurnal/Jurnal-Mix/studi%20stlt%20gso%20u-
%20komber%20seluler/jurnal.pdf (Diakses 23 Maret 2007)
[3] DeLucca, Michael. QPSK Modulation and Error Correcting Codes.
Uan105.pdf , 2004. (Diakses pada 12 Januari 2007)
[4] http://id.wikipedia.org/wiki/modulation. (Diakses pada 12 Mei 2007).
[5] YinhuaWang, Michael Chow, Sheng-Mou Yu, QPSK Modulation and
Demodulation, 2004.
www.web.syr.edu/~syu05/report%20for%20software%20radio.pdf. (Diakses
pada 9 Februari 2007).
[6] Phase Shift Keying, 2002.
http://pop.umm.ac.id/johan/uploads/elektro. (Diakses pada 2 Februari 2007)
[7] http://www.complextoreal.com/chapters/mod1.pdf, (Diakses pada 11 Mei
2007)
[8] Young, Paul H., 2004, Electronic Communication Techniques, Fifth Edition.,
Pearson Prentice Hall, New Jersey.
[9] Scaumann,Rolf. E.Van Valkernburg, 2001, Design of Analog Filters.
OXFORD UNIVERSITY PRESS, New York Oxford.
[10] Yogyakarta
[11] http://www.ecircuitcenter.com . (Diakses 23 Maret 2007)
[12] Stanley, William D. ,1994, Operational Amplifiers With Linear Integrated
Circuit , Third Edition, New York :alih bahasa Wijaya, Damar.
[13] Phase Lock Loop-Part 1, 2006.
http://www.complextoreal.com. (Diakses 13 April 2006)
[14] _____, ______, LM 565, Phase Lock Loop, National Semiconductors, 1999.
[15] K.Alexander, Charles, Matthew n.o Sadiku. Fundamental of Electric Circut
Second Edition, _____, ______
[16] C Layton, George dan Steve Winder. Operational Amplifier, edisi ke-5,
Erlangga 2004.
[17] Denis, Roddy dan John Coolen., 2001, Komunikasi Elektronik, alih bahasa,
Tony Mulia; penyunting, Peter Herman Bachtiar. Edisi 4, Prenhallindo,
Jakarta
[18] _____, ______, MC 1496, Balanced Modulator/Demodulator, Motorola,
1996.
[19] Step response of RC circuit, 1999
http://faculty.washington.edu/manisoma/labs/RCstepsimple.pdf (Diakses 27
Mei 2007)
[20] _____, ______,,74LS86, Quad 2-Input Exclusive-OR Gate, Fairchild, 2000
[21] Widjanarka, W., Teknik Digital, Erlangga, Jakarta, 2006.
[22] Internet D-flip-flop sebagai PISO
[23] . _____, ______, 7476, Dual J-K Flip-Flops with Preset and Clear, Texas
Instrument Incorporated, 1988.
[24] _____, ______, 7474, Dual Positive-Edge-Triggered D Flip-Flop with Preset,
Clear and Complementary Outputs, National Semiconductor, 1999
[25] _____, ______, 74LS04, Hitachi,1999
Lampiran 1. Gambar Rangkaian keseluruhan Demodulator QPSK
Lampiran 2. Tunda Modulator Demodulator QPSK
Lampiran 3 Tunda tiap sistem modulator-demodulator QPSK
Gambar 1
Gambar 2
Gambar 3
Gambar 4
Gambar 5
Gambar 6
Gambar 7
Gambar 8
Gambar 9
Gambar 10
Lampiran 4. Rangkaian Product Detector
Menggunakan MC1496
LF353Wide Bandwidth Dual JFET Input Operational AmplifierGeneral DescriptionThese devices are low cost, high speed, dual JFET inputoperational amplifiers with an internally trimmed input offsetvoltage (BI-FET II™ technology). They require low supplycurrent yet maintain a large gain bandwidth product and fastslew rate. In addition, well matched high voltage JFET inputdevices provide very low input bias and offset currents. TheLF353 is pin compatible with the standard LM1558 allowingdesigners to immediately upgrade the overall performance ofexisting LM1558 and LM358 designs.
These amplifiers may be used in applications such as highspeed integrators, fast D/A converters, sample and holdcircuits and many other circuits requiring low input offsetvoltage, low input bias current, high input impedance, highslew rate and wide bandwidth. The devices also exhibit lownoise and offset voltage drift.
Featuresn Internally trimmed offset voltage: 10 mVn Low input bias current: 50pAn Low input noise voltage: 25 nV/√Hzn Low input noise current: 0.01 pA/√Hzn Wide gain bandwidth: 4 MHzn High slew rate: 13 V/µsn Low supply current: 3.6 mAn High input impedance: 1012Ωn Low total harmonic distortion : ≤0.02%n Low 1/f noise corner: 50 Hzn Fast settling time to 0.01%: 2 µs
Typical Connection
00564914
Simplified Schematic1/2 Dual
00564916
Connection DiagramDual-In-Line Package
00564917
Top ViewOrder Number LF353M, LF353MX or LF353N
See NS Package Number M08A or N08E
BI-FET II™ is a trademark of National Semiconductor Corporation.
December 2003LF353
Wide
Bandw
idthD
ualJFET
InputO
perationalAm
plifier
© 2003 National Semiconductor Corporation DS005649 www.national.com
Absolute Maximum Ratings (Note 1)
If Military/Aerospace specified devices are required,please contact the National Semiconductor Sales Office/Distributors for availability and specifications.
Supply Voltage ±18V
Power Dissipation (Note 2)
Operating Temperature Range 0˚C to +70˚C
Tj(MAX) 150˚C
Differential Input Voltage ±30V
Input Voltage Range (Note 3) ±15V
Output Short Circuit Duration Continuous
Storage Temperature Range −65˚C to +150˚C
Lead Temp. (Soldering, 10 sec.) 260˚C
Soldering InformationDual-In-Line Package
Soldering (10 sec.) 260˚C
Small Outline Package
Vapor Phase (60 sec.) 215˚C
Infrared (15 sec.) 220˚C
See AN-450 “Surface Mounting Methods and Their Effecton Product Reliability” for other methods of solderingsurface mount devices.
ESD Tolerance (Note 8) 1000V
θJA M Package TBD
Note 1: Absolute Maximum Ratings indicate limits beyond which damage tothe device may occur. Operating ratings indicate conditions for which thedevice is functional, but do not guarantee specific performance limits. Elec-trical Characteristics state DC and AC electrical specifications under particu-lar test conditions which guarantee specific performance limits. This assumesthat the device is within the Operating Ratings. Specifications are not guar-anteed for parameters where no limit is given, however, the typical value is agood indication of device performance.
DC Electrical Characteristics(Note 5)
Symbol Parameter Conditions LF353 Units
MIn Typ Max
VOS Input Offset Voltage RS=10kΩ, TA=25˚C 5 10 mV
Over Temperature 13 mV
∆VOS/∆T Average TC of Input Offset Voltage RS=10 kΩ 10 µV/˚C
IOS Input Offset Current Tj=25˚C, (Notes 5, 6) 25 100 pA
Tj≤70˚C 4 nA
IB Input Bias Current Tj=25˚C, (Notes 5, 6) 50 200 pA
Tj≤70˚C 8 nA
RIN Input Resistance Tj=25˚C 1012 ΩAVOL Large Signal Voltage Gain VS=±15V, TA=25˚C 25 100 V/mV
VO=±10V, RL=2 kΩOver Temperature 15 V/mV
VO Output Voltage Swing VS=±15V, RL=10kΩ ±12 ±13.5 V
VCM Input Common-Mode Voltage VS=±15V ±11 +15 V
Range −12 V
CMRR Common-Mode Rejection Ratio RS≤ 10kΩ 70 100 dB
PSRR Supply Voltage Rejection Ratio (Note 7) 70 100 dB
IS Supply Current 3.6 6.5 mA
AC Electrical Characteristics(Note 5)
Symbol Parameter Conditions LF353 Units
Min Typ Max
Amplifier to Amplifier Coupling TA=25˚C, f=1 Hz−20 kHz −120 dB
(Input Referred)
SR Slew Rate VS=±15V, TA=25˚C 8.0 13 V/µs
GBW Gain Bandwidth Product VS=±15V, TA=25˚C 2.7 4 MHz
en Equivalent Input Noise Voltage TA=25˚C, RS=100Ω, 16
f=1000 Hz
in Equivalent Input Noise Current Tj=25˚C, f=1000 Hz 0.01
LF35
3
www.national.com 2
AC Electrical Characteristics (Continued)(Note 5)
Symbol Parameter Conditions LF353 Units
Min Typ Max
THD Total Harmonic Distortion AV=+10, RL=10k,VO=20Vp−p,BW=20 Hz-20 kHz
<0.02 %
Note 2: For operating at elevated temperatures, the device must be derated based on a thermal resistance of 115˚C/W typ junction to ambient for the N package,and 158˚C/W typ junction to ambient for the H package.
Note 3: Unless otherwise specified the absolute maximum negative input voltage is equal to the negative power supply voltage.
Note 4: The power dissipation limit, however, cannot be exceeded.
Note 5: These specifications apply for VS=±15V and 0˚C≤TA≤+70˚C. VOS, IBand IOS are measured at VCM=0.
Note 6: The input bias currents are junction leakage currents which approximately double for every 10˚C increase in the junction temperature, Tj. Due to the limitedproduction test time, the input bias currents measured are correlated to junction temperature. In normal operation the junction temperature rises above the ambienttemperature as a result of internal power dissipation, PD. Tj=TA+θjA PD where θjA is the thermal resistance from junction to ambient. Use of a heat sink isrecommended if input bias current is to be kept to a minimum.
Note 7: Supply voltage rejection ratio is measured for both supply magnitudes increasing or decreasing simultaneously in accordance with common practice. VS= ±6V to ±15V.
Note 8: Human body model, 1.5 kΩ in series with 100 pF.
Typical Performance CharacteristicsInput Bias Current Input Bias Current
0056491800564919
Supply Current Positive Common-Mode Input Voltage Limit
0056492000564921
LF353
www.national.com3
Typical Performance Characteristics (Continued)
Negative Common-Mode Input Voltage Limit Positive Current Limit
00564922 00564923
Negative Current Limit Voltage Swing
00564924 00564925
Output Voltage Swing Gain Bandwidth
00564926 00564927
LF35
3
www.national.com 4
Typical Performance Characteristics (Continued)
Bode Plot Slew Rate
00564928 00564929
Distortion vs. Frequency Undistorted Output Voltage Swing
0056493000564931
Open Loop Frequency Response Common-Mode Rejection Ratio
00564932 00564933
LF353
www.national.com5
Typical Performance Characteristics (Continued)
Power Supply Rejection Ratio Equivalent Input Noise Voltage
0056493400564935
Open Loop Voltage Gain (V/V) Output Impedance
00564936 00564937
Inverter Settling Time
00564938
LF35
3
www.national.com 6
Pulse ResponseSmall Signaling Inverting
00564904
Large Signal Inverting
00564906
Small Signal Non-Inverting
00564905
Large Signal Non-Inverting
00564907
Current Limit (RL = 100Ω)
00564908
Application HintsThese devices are op amps with an internally trimmed inputoffset voltage and JFET input devices (BI-FET II). TheseJFETs have large reverse breakdown voltages from gate tosource and drain eliminating the need for clamps across theinputs. Therefore, large differential input voltages can easilybe accommodated without a large increase in input current.The maximum differential input voltage is independent of the
supply voltages. However, neither of the input voltagesshould be allowed to exceed the negative supply as this willcause large currents to flow which can result in a destroyedunit.
Exceeding the negative common-mode limit on either inputwill force the output to a high state, potentially causing areversal of phase to the output. Exceeding the negativecommon-mode limit on both inputs will force the amplifieroutput to a high state. In neither case does a latch occur
LF353
www.national.com7
Application Hints (Continued)
since raising the input back within the common-mode rangeagain puts the input stage and thus the amplifier in a normaloperating mode.
Exceeding the positive common-mode limit on a single inputwill not change the phase of the output; however, if bothinputs exceed the limit, the output of the amplifier will beforced to a high state.
The amplifiers will operate with a common-mode input volt-age equal to the positive supply; however, the gain band-width and slew rate may be decreased in this condition.When the negative common-mode voltage swings to within3V of the negative supply, an increase in input offset voltagemay occur.
Each amplifier is individually biased by a zener referencewhich allows normal circuit operation on ±6V power sup-plies. Supply voltages less than these may result in lowergain bandwidth and slew rate.
The amplifiers will drive a 2 kΩ load resistance to ±10V overthe full temperature range of 0˚C to +70˚C. If the amplifier isforced to drive heavier load currents, however, an increasein input offset voltage may occur on the negative voltageswing and finally reach an active current limit on both posi-tive and negative swings.
Precautions should be taken to ensure that the power supplyfor the integrated circuit never becomes reversed in polarity
or that the unit is not inadvertently installed backwards in asocket as an unlimited current surge through the resultingforward diode within the IC could cause fusing of the internalconductors and result in a destroyed unit.
As with most amplifiers, care should be taken with leaddress, component placement and supply decoupling in orderto ensure stability. For example, resistors from the output toan input should be placed with the body close to the input tominimize “pick-up” and maximize the frequency of the feed-back pole by minimizing the capacitance from the input toground.
A feedback pole is created when the feedback around anyamplifier is resistive. The parallel resistance and capacitancefrom the input of the device (usually the inverting input) to ACground set the frequency of the pole. In many instances thefrequency of this pole is much greater than the expected 3dB frequency of the closed loop gain and consequently thereis negligible effect on stability margin. However, if the feed-back pole is less than approximately 6 times the expected 3dB frequency a lead capacitor should be placed from theoutput to the input of the op amp. The value of the addedcapacitor should be such that the RC time constant of thiscapacitor and the resistance it parallels is greater than orequal to the original feedback pole time constant.
Detailed Schematic
00564909
LF35
3
www.national.com 8
Typical ApplicationsThree-Band Active Tone Control
00564939
00564940
Note 1: All controls flat.
Note 2: Bass and treble boost, mid flat.
Note 3: Bass and treble cut, mid flat.
Note 4: Mid boost, bass and treble flat.
Note 5: Mid cut, bass and treble flat.
• All potentiometers are linear taper
• Use the LF347 Quad for stereo applications
LF353
www.national.com9
Typical Applications (Continued)
Improved CMRR Instrumentation Amplifier
00564941
Fourth Order Low Pass Butterworth Filter
00564942
LF35
3
www.national.com 10
Typical Applications (Continued)
Fourth Order High Pass Butterworth Filter
00564943
LF353
www.national.com11
Typical Applications (Continued)
Ohms to Volts Converter
00564944
LF35
3
www.national.com 12
Physical Dimensions inches (millimeters) unless otherwise noted
Order Number LF353M or LF353MXNS Package Number M08A
Molded Dual-In-Line PackageOrder Number LF353N
NS Package N08E
LF353
www.national.com13
Notes
LIFE SUPPORT POLICY
NATIONAL’S PRODUCTS ARE NOT AUTHORIZED FOR USE AS CRITICAL COMPONENTS IN LIFE SUPPORTDEVICES OR SYSTEMS WITHOUT THE EXPRESS WRITTEN APPROVAL OF THE PRESIDENT AND GENERALCOUNSEL OF NATIONAL SEMICONDUCTOR CORPORATION. As used herein:
1. Life support devices or systems are devices orsystems which, (a) are intended for surgical implantinto the body, or (b) support or sustain life, andwhose failure to perform when properly used inaccordance with instructions for use provided in thelabeling, can be reasonably expected to result in asignificant injury to the user.
2. A critical component is any component of a lifesupport device or system whose failure to performcan be reasonably expected to cause the failure ofthe life support device or system, or to affect itssafety or effectiveness.
BANNED SUBSTANCE COMPLIANCE
National Semiconductor certifies that the products and packing materials meet the provisions of the Customer ProductsStewardship Specification (CSP-9-111C2) and the Banned Substances and Materials of Interest Specification(CSP-9-111S2) and contain no ‘‘Banned Substances’’ as defined in CSP-9-111S2.
National SemiconductorAmericas CustomerSupport CenterEmail: [email protected]: 1-800-272-9959
National SemiconductorEurope Customer Support Center
Fax: +49 (0) 180-530 85 86Email: [email protected]
Deutsch Tel: +49 (0) 69 9508 6208English Tel: +44 (0) 870 24 0 2171Français Tel: +33 (0) 1 41 91 8790
National SemiconductorAsia Pacific CustomerSupport CenterEmail: [email protected]
National SemiconductorJapan Customer Support CenterFax: 81-3-5639-7507Email: [email protected]: 81-3-5639-7560
www.national.com
LF35
3W
ide
Ban
dwid
thD
ualJ
FET
Inpu
tO
pera
tiona
lAm
plifi
er
National does not assume any responsibility for use of any circuitry described, no circuit patent licenses are implied and National reserves the right at any time without notice to change said circuitry and specifications.
DeviceOperating
Temperature Range Package
SEMICONDUCTORTECHNICAL DATA
BALANCEDMODULATORS/DEMODULATORS
ORDERING INFORMATION
MC1496D
MC1496PTA = 0°C to +70°C
SO–14
Plastic DIP
PIN CONNECTIONS
Order this document by MC1496/D
D SUFFIXPLASTIC PACKAGE
CASE 751A(SO–14)
P SUFFIXPLASTIC PACKAGE
CASE 646
Signal Input 1
2
3
4
5
6
7
10
11
14
13
12
9
N/C
Output
Bias
Signal Input
Gain Adjust
Gain Adjust
Input Carrier8
VEE
N/C
Output
N/C
Carrier Input
N/C
14
1
14
1
MC1496BP Plastic DIPTA = –40°C to +125°C
1MOTOROLA ANALOG IC DEVICE DATA
These devices were designed for use where the output voltage is aproduct of an input voltage (signal) and a switching function (carrier). Typicalapplications include suppressed carrier and amplitude modulation,synchronous detection, FM detection, phase detection, and chopperapplications. See Motorola Application Note AN531 for additional designinformation.
• Excellent Carrier Suppression –65 dB typ @ 0.5 MHzExcellent Carrier Suppression –50 dB typ @ 10 MHz
• Adjustable Gain and Signal Handling
• Balanced Inputs and Outputs
• High Common Mode Rejection –85 dB typical
This device contains 8 active transistors.
Figure 1. SuppressedCarrier Output
Waveform
Figure 2. SuppressedCarrier Spectrum
Figure 3. AmplitudeModulation Output
Waveform
Figure 4. Amplitude–Modulation Spectrum
IC = 500 kHz, IS = 1.0 kHz
IC = 500 kHzIS = 1.0 kHz
60
40
20
0
Log
Scal
e Id
499 kHz 500 kHz 501 kHz
IC = 500 kHzIS = 1.0 kHz
IC = 500 kHzIS = 1.0 kHz
499 kHz 500 kHz 501 kHz
Line
ar S
cale
10
8.0
6.0
4.0
2.0
0
Motorola, Inc. 1996 Rev 4
MC1496, B
2 MOTOROLA ANALOG IC DEVICE DATA
MAXIMUM RATINGS (TA = 25°C, unless otherwise noted.)
Rating Symbol Value Unit
Applied Voltage(V6 – V8, V10 – V1, V12 – V8, V12 – V10, V8 – V4,V8 – V1, V10 – V4, V6 – V10, V2 – V5, V3 – V5)
∆V 30 Vdc
Differential Input Signal V8 – V10V4 – V1
+5.0±(5+ I5Re)
Vdc
Maximum Bias Current I5 10 mA
Thermal Resistance, Junction–to–AirPlastic Dual In–Line Package
RθJA 100 °C/W
Operating Temperature Range TA 0 to +70 °C
Storage Temperature Range Tstg –65 to +150 °C
NOTE: ESD data available upon request.
ELECTRICAL CHARACTERISTICS (VCC = 12 Vdc, VEE = –8.0 Vdc, I5 = 1.0 mAdc, RL = 3.9 kΩ, Re = 1.0 kΩ, TA = Tlow to Thigh,all input and output characteristics are single–ended, unless otherwise noted.)
Characteristic Fig. Note Symbol Min Typ Max Unit
Carrier FeedthroughVC = 60 mVrms sine wave and
offset adjusted to zeroVC = 300 mVpp square wave:
offset adjusted to zerooffset not adjusted
fC = 1.0 kHzfC = 10 MHz
fC = 1.0 kHzfC = 1.0 kHz
5 1 VCFT––
––
40140
0.0420
––
0.4200
µVrms
mVrms
Carrier SuppressionfS = 10 kHz, 300 mVrms
fC = 500 kHz, 60 mVrms sine wavefC = 10 MHz, 60 mVrms sine wave
5 2 VCS
40–
6550
––
dB
k
Transadmittance Bandwidth (Magnitude) (RL = 50 Ω)Carrier Input Port, VC = 60 mVrms sine wave
fS = 1.0 kHz, 300 mVrms sine waveSignal Input Port, VS = 300 mVrms sine wave|VC| = 0.5 Vdc
8 8 BW3dB–
–
300
80
–
–
MHz
Signal Gain (VS = 100 mVrms, f = 1.0 kHz; |VC|= 0.5 Vdc) 10 3 AVS 2.5 3.5 – V/V
Single–Ended Input Impedance, Signal Port, f = 5.0 MHzParallel Input ResistanceParallel Input Capacitance
6 –ripcip
––
2002.0
––
kΩpF
Single–Ended Output Impedance, f = 10 MHzParallel Output ResistanceParallel Output Capacitance
6 –ropcoo
––
405.0
––
kΩpF
Input Bias Current 7 –IbS 12 30
µA
IbS I1 I4
2; IbC
I8 I102
IbSIbC
––
1212
3030
Input Offset CurrentIioS = I1–I4; IioC = I8–I10
7 – IioSIioC
––
0.70.7
7.07.0
µA
Average Temperature Coefficient of Input Offset Current(TA = –55°C to +125°C)
7 – TCIio – 2.0 – nA/°C
Output Offset Current (I6–I9) 7 – Ioo – 14 80 µA
Average Temperature Coefficient of Output Offset Current(TA = –55°C to +125°C)
7 – TCIoo – 90 – nA/°C
Common–Mode Input Swing, Signal Port, fS = 1.0 kHz 9 4 CMV – 5.0 – Vpp
Common–Mode Gain, Signal Port, fS = 1.0 kHz, |VC|= 0.5 Vdc 9 – ACM – –85 – dB
Common–Mode Quiescent Output Voltage (Pin 6 or Pin 9) 10 – Vout – 8.0 – Vpp
Differential Output Voltage Swing Capability 10 – Vout – 8.0 – Vpp
Power Supply Current I6 +I12Power Supply Current I14
7 6 ICCIEE
––
2.03.0
4.05.0
mAdc
DC Power Dissipation 7 5 PD – 33 – mW
MC1496, B
3MOTOROLA ANALOG IC DEVICE DATA
GENERAL OPERATING INFORMATION
Carrier FeedthroughCarrier feedthrough is defined as the output voltage at
carrier frequency with only the carrier applied (signalvoltage = 0).
Carrier null is achieved by balancing the currents in thedifferential amplifier by means of a bias trim potentiometer(R1 of Figure 5).
Carrier SuppressionCarrier suppression is defined as the ratio of each
sideband output to carrier output for the carrier and signalvoltage levels specified.
Carrier suppression is very dependent on carrier inputlevel, as shown in Figure 22. A low value of the carrier doesnot fully switch the upper switching devices, and results inlower signal gain, hence lower carrier suppression. A higherthan optimum carrier level results in unnecessary device andcircuit carrier feedthrough, which again degenerates thesuppression figure. The MC1496 has been characterizedwith a 60 mVrms sinewave carrier input signal. This levelprovides optimum carrier suppression at carrier frequenciesin the vicinity of 500 kHz, and is generally recommended forbalanced modulator applications.
Carrier feedthrough is independent of signal level, VS.Thus carrier suppression can be maximized by operatingwith large signal levels. However, a linear operating modemust be maintained in the signal–input transistor pair – orharmonics of the modulating signal will be generated andappear in the device output as spurious sidebands of thesuppressed carrier. This requirement places an upper limit oninput–signal amplitude (see Figure 20). Note also that anoptimum carrier level is recommended in Figure 22 for goodcarrier suppression and minimum spurious sidebandgeneration.
At higher frequencies circuit layout is very important inorder to minimize carrier feedthrough. Shielding may benecessary in order to prevent capacitive coupling betweenthe carrier input leads and the output leads.
Signal Gain and Maximum Input LevelSignal gain (single–ended) at low frequencies is defined
as the voltage gain,
AVS VoVS
RLRe2re
where re 26 mVI5(mA)
A constant dc potential is applied to the carrier input terminalsto fully switch two of the upper transistors “on” and twotransistors “off” (VC = 0.5 Vdc). This in effect forms a cascodedifferential amplifier.
Linear operation requires that the signal input be below acritical value determined by RE and the bias current I5.
VS I5 RE (Volts peak)
Note that in the test circuit of Figure 10, VS corresponds to amaximum value of 1.0 V peak.
Common Mode SwingThe common–mode swing is the voltage which may be
applied to both bases of the signal differential amplifier,without saturating the current sources or without saturatingthe differential amplifier itself by swinging it into the upper
switching devices. This swing is variable depending on theparticular circuit and biasing conditions chosen.
Power DissipationPower dissipation, PD, within the integrated circuit package
should be calculated as the summation of the voltage–currentproducts at each port, i.e. assuming V12 = V6, I5 = I6 = I12and ignoring base current, PD = 2 I5 (V6 – V14) + I5)V5 – V14 where subscripts refer to pin numbers.
Design EquationsThe following is a partial list of design equations needed to
operate the circuit with other supply voltages and inputconditions.
A. Operating CurrentThe internal bias currents are set by the conditions at Pin 5.
Assume:I5 = I6 = I12,IB IC for all transistors
then :
R5V
I5500
where: R5 is the resistor betweenwhere: Pin 5 and groundwhere: φ = 0.75 at TA = +25°C
The MC1496 has been characterized for the conditionI5 = 1.0 mA and is the generally recommended value.
B. Common–Mode Quiescent Output Voltage
V6 = V12 = V+ – I5 RLBiasing
The MC1496 requires three dc bias voltage levels whichmust be set externally. Guidelines for setting up these threelevels include maintaining at least 2.0 V collector–base biason all transistors while not exceeding the voltages given inthe absolute maximum rating table;
30 Vdc [(V6, V12) – (V8, V10)] 2 Vdc30 Vdc [(V8, V10) – (V1, V4)] 2.7 Vdc30 Vdc [(V1, V4) – (V5)] 2.7 Vdc
The foregoing conditions are based on the followingapproximations:
V6 = V12, V8 = V10, V1 = V4
Bias currents flowing into Pins 1, 4, 8 and 10 are transistorbase currents and can normally be neglected if external biasdividers are designed to carry 1.0 mA or more.
Transadmittance BandwidthCarrier transadmittance bandwidth is the 3.0 dB bandwidth
of the device forward transadmittance as defined by:
21C io (each sideband)
vs (signal) Vo 0
Signal transadmittance bandwidth is the 3.0 dB bandwidthof the device forward transadmittance as defined by:
21S io (signal)vs (signal) Vc 0.5 Vdc, Vo 0
MC1496, B
4 MOTOROLA ANALOG IC DEVICE DATA
Coupling and Bypass CapacitorsCapacitors C1 and C2 (Figure 5) should be selected for a
reactance of less than 5.0 Ω at the carrier frequency.
Output SignalThe output signal is taken from Pins 6 and 12 either
balanced or single–ended. Figure 11 shows the output levelsof each of the two output sidebands resulting from variationsin both the carrier and modulating signal inputs with asingle–ended output connection.
Negative SupplyVEE should be dc only. The insertion of an RF choke in
series with VEE can enhance the stability of the internalcurrent sources.
Signal Port StabilityUnder certain values of driving source impedance,
oscillation may occur. In this event, an RC suppressionnetwork should be connected directly to each input usingshort leads. This will reduce the Q of the source–tunedcircuits that cause the oscillation.
Signal Input(Pins 1 and 4)
510
10 pF
An alternate method for low–frequency applications is toinsert a 1.0 kΩ resistor in series with the input (Pins 1, 4). Inthis case input current drift may cause serious degradation ofcarrier suppression.
TEST CIRCUITS
NOTE: Shielding of input and output leads may be neededto properly perform these tests.
Figure 5. Carrier Rejection and Suppression Figure 6. Input–Output Impedance
Figure 7. Bias and Offset Currents Figure 8. Transconductance Bandwidth
0.01µF2.0 k
–8.0 Vdc
I6
I9
1.0 k
I7I8
6.8 k
Zout+ Vo
+
+ VoI9
3
RL3.9 k
VCC12 Vdc
8
C10.1 µF
MC1496
1.0 k2
Re
1.0 k
C20.1 µF
51
10 k
ModulatingSignal Input
CarrierInput
VC
Carrier Null
515110 k
50 k
R1
VS – Vo
RL3.9 k
I6
I4
6
14 512
–
2
Re = 1.0 k
3
Zin
0.5 V 810
I1
41
– Vo101 6
4
14 5
12
6.8 k
V–I10
I5
–8.0 VdcVEE
1.0 k
MC1496
MC1496MC1496 6
14 5
12
I106.8 k
–8.0 VdcVEE
VCC12 Vdc
2
Re = 1.0 k
3
1.0 kModulatingSignal Input
CarrierInput
VCVS
0.1 µF
0.1 µF
1.0 k
51
1.0 k
14 5
6
12
1.0 k2 3
Re
VCC12 Vdc
2.0 k
+ Vo
– Vo
6.8 k
10 k
Carrier Null
5110 k
50 k
V–
–8.0 VdcVEE
50 50810
41
810
41
51
MC1496, B
5MOTOROLA ANALOG IC DEVICE DATA
+ Vo
33.9 k
VCC12 Vdc
8
MC1496
2
Re = 1.0 k1.0 k
0.5 V
1.0 k
50
+
VS– Vo
101 6
4
14 5
12
6.8 k
–8.0 VdcVEE
3.9 k
–
ACM 20 log VoVS
Figure 9. Common Mode Gain Figure 10. Signal Gain and Output Swing
V ,
OU
TPU
T AM
PLIT
UD
E O
F EA
CH
SID
EBAN
D (V
rms)
O
r ,
PAR
ALLE
L IN
PUT
RES
ISTA
NC
E (k
ip
Figure 11. Sideband Output versusCarrier Levels
Figure 12. Signal–Port Parallel–EquivalentInput Resistance versus Frequency
c ,
PAR
ALLE
L IN
PUT
CAP
ACIT
ANC
E (p
F)ip
c
, PAR
ALLE
L O
UTP
UT
CAP
ACIT
ANC
E (p
F)op
Figure 13. Signal–Port Parallel–EquivalentInput Capacitance versus Frequency
Figure 14. Single–Ended Output Impedanceversus Frequency
TYPICAL CHARACTERISTICSTypical characteristics were obtained with circuit shown in Figure 5, fC = 500 kHz (sine wave),
VC = 60 mVrms, fS = 1.0 kHz, VS = 300 mVrms, TA = 25°C, unless otherwise noted.
I5 =1.0 mA
+ Vo
33.9 k
VCC12 Vdc
2
Re = 1.0 k
– Vo6
14 5
12
6.8 k
–8.0 VdcVEE
3.9 k0.5 V
+ –
1.0 k
1.0 k
VS
50
1.0
2.0
0
140
–rip
+rip
14
12
10
8.0
6.0
4.0
010010
120
0
101.0
20
5.0 100
40
50
1.0
1.0f, FREQUENCY (MHz)
80
200
2.0
5.0
10
100
100
500
1.0 M
60
50
100102.0
3.0
2.0
1.0
0
5.0
400 mV
Signal Input = 600 mV
4.0
VC, CARRIER LEVEL (mVrms)
1.6
0
0.8
0
0.4
1.2
10050 150
5.0
100 mV
200 mV
300 mV
5020f, FREQUENCY (MHz)f, FREQUENCY (MHz)
MC1496
81014
rop
Ω)
r ,
PAR
ALLE
L O
UTP
UT
RES
ISTA
NC
E (k
opΩ
)
cop
MC1496, B
6 MOTOROLA ANALOG IC DEVICE DATA
– 30
f, FREQUENCY (MHz)
20
10
0
– 10
– 20
0.1 1.0 10 1000.01
RL = 3.9 kRe = 500 Ω
RL = 3.9 kRe = 2.0 k
|VC| = 0.5 VdcRL = 500 ΩRe = 1.0 k
RL = 3.9 k (StandardRe = 1.0 k Test Circuit)
A
, SIN
GLE
-EN
DED
VO
LTAG
E G
AIN
(dB)
V S
1001.0
Side Band
0.3
0.4
01000
fC, CARRIER FREQUENCY (MHz)
0.6
0.91.0
10
0.8
0.7
0.1
0.2
0.5
0.1
21, T
RAN
SAD
MIT
TAN
CE
(mm
ho)
800
fC ± 3fS
800600400200VS, INPUT SIGNAL AMPLITUDE (mVrms)
fC ± 2fS
0
60
50
40
30
20
10
70
SUPP
RES
SIO
N B
ELO
W E
ACH
FU
ND
AMEN
TAL
CAR
RIE
R S
IDEB
AND
(dB)
fC
2fC
505.00.05 0.1 0.5 1.0 10
3fC
0
60
50
40
30
20
10
70
fC, CARRIER FREQUENCY (MHz)
SUPP
RES
SIO
N B
ELO
W E
ACH
FU
ND
AMEN
TAL
CAR
RIE
R S
IDEB
AND
(dB)
TA, AMBIENT TEMPERATURE(°C)
MC1496(70°C)
–75 –50
60
7550250–25
50
40
30
20
10
100 125 150 17570
CS
V
, C
ARR
IER
SU
PPR
ESIO
N (d
B)
AV RL
Re 2re
TYPICAL CHARACTERISTICS (continued)
Typical characteristics were obtained with circuit shown in Figure 5, fC = 500 kHz (sine wave),VC = 60 mVrms, fS = 1.0 kHz, VS = 300 mVrms, TA = 25°C, unless otherwise noted.
0.1
5010
10
1.0
0.011.0 5.00.05 0.1 0.5
fC, CARRIER FREQUENCY (MHz)
V
, C
ARR
IER
OU
TPU
T VO
LTAG
E (m
Vrm
s)C
FT
Signal Port0
Figure 15. Sideband and Signal PortTransadmittances versus Frequency
Figure 16. Carrier Suppressionversus Temperature
Figure 17. Signal–Port Frequency ResponseFigure 18. Carrier Suppression
versus Frequency
Figure 19. Carrier Feedthroughversus Frequency
Figure 20. Sideband Harmonic Suppressionversus Input Signal Level
γ
21 IoutVin Vout 0 |VC| 0.5 Vdc
21 Iout (Each Sideband)
Vin (Signal) Vout 0
Sideband Transadmittance
Signal Port Transadmittance
MC1496, B
7MOTOROLA ANALOG IC DEVICE DATA
500100 4003000 200VC, CARRIER INPUT LEVEL (mVrms)
fC = 10 MHz
0
60
50
40
30
20
10
70
CS
V
, C
ARR
IER
SU
PPR
ESSI
ON
(dB)
2fC ± fS
2fC ± 2fS
3fC ± fS
fC, CARRIER FREQUENCY (MHz)50101.0 5.00.05 0.1 0.5
0
60
50
40
30
20
10
70
SUPP
RES
SIO
N B
ELO
W E
ACH
FU
ND
AMEN
TAL
CAR
RIE
R S
IDEB
AND
(dB)
Figure 21. Suppression of Carrier HarmonicSidebands versus Carrier Frequency
Figure 22. Carrier Suppression versusCarrier Input Level
fC = 500 kHz
OPERATIONS INFORMATION
The MC1496, a monolithic balanced modulator circuit, isshown in Figure 23.
This circuit consists of an upper quad differential amplifierdriven by a standard differential amplifier with dual currentsources. The output collectors are cross–coupled so thatfull–wave balanced multiplication of the two input voltagesoccurs. That is, the output signal is a constant times theproduct of the two input signals.
Mathematical analysis of linear ac signal multiplicationindicates that the output spectrum will consist of only the sumand difference of the two input frequencies. Thus, the devicemay be used as a balanced modulator, doubly balanced mixer,product detector, frequency doubler, and other applicationsrequiring these particular output signal characteristics.
The lower differential amplifier has its emitters connectedto the package pins so that an external emitter resistancemay be used. Also, external load resistors are employed atthe device output.
Signal LevelsThe upper quad differential amplifier may be operated
either in a linear or a saturated mode. The lower differentialamplifier is operated in a linear mode for most applications.
For low–level operation at both input ports, the outputsignal will contain sum and difference frequency components
and have an amplitude which is a function of the product ofthe input signal amplitudes.
For high–level operation at the carrier input port and linearoperation at the modulating signal port, the output signal willcontain sum and difference frequency components of themodulating signal frequency and the fundamental and oddharmonics of the carrier frequency. The output amplitude willbe a constant times the modulating signal amplitude. Anyamplitude variations in the carrier signal will not appear in theoutput.
The linear signal handling capabilities of a differentialamplifier are well defined. With no emitter degeneration, themaximum input voltage for linear operation is approximately25 mV peak. Since the upper differential amplifier has itsemitters internally connected, this voltage applies to thecarrier input port for all conditions.
Since the lower differential amplifier has provisions for anexternal emitter resistance, its linear signal handling rangemay be adjusted by the user. The maximum input voltage forlinear operation may be approximated from the followingexpression:
V = (I5) (RE) volts peak.This expression may be used to compute the minimum
value of RE for a given input voltage amplitude.
SignalInput
CarrierInput
8 (+)
500500 50014VEE
Bias
VC
(Pin numbersper G package)
Vo,Output
(–) 12
2GainAdjust3
(+) 6
VS
10 (–)
4 (–)
1 (+)
5
–Vo
Re 1.0 k2
12 Vdc
RL3.9 k
+Vo
VEE–8.0 Vdc
6.8 kI5
14
0.1 µF
12
MC14966
8
1.0 k1.0 k
50 k
51
10 k10 k
0.1 µFCarrierInput
ModulatingSignalInput
VS
VC
Carrier Null
51
3
51
4110
5
RL3.9 k
Figure 23. Circuit Schematic Figure 24. Typical Modulator Circuit
MC1496, B
8 MOTOROLA ANALOG IC DEVICE DATA
Figure 25. Voltage Gain and Output Frequencies
Carrier Input Signal (V C) Approximate Voltage Gain Output Signal Frequency(s)
Low–level dcRL VC
2(RE 2re) KTq
fM
High–level dcRL
RE 2refM
Low–level acRL VC(rms)
2 2 KTq (RE 2re)
fC ± fM
High–level ac0.637 RLRE 2re
fC ± fM, 3fC ± fM, 5fC ± fM, . . .
NOTES: 1. Low–level Modulating Signal, VM, assumed in all cases. VC is Carrier Input Voltage.2. When the output signal contains multiple frequencies, the gain expression given is for the output amplitude of
each of the two desired outputs, fC + fM and fC – fM.3. All gain expressions are for a single–ended output. For a differential output connection, multiply each
expression by two.4. RL = Load resistance.5. RE = Emitter resistance between Pins 2 and 3.6. re = Transistor dynamic emitter resistance, at 25°C;
re 26 mVI5 (mA)
7. K = Boltzmann′s Constant, T = temperature in degrees Kelvin, q = the charge on an electron.KTq 26 mV at room temperature
The gain from the modulating signal input port to theoutput is the MC1496 gain parameter which is most often ofinterest to the designer. This gain has significance only whenthe lower differential amplifier is operated in a linear mode,but this includes most applications of the device.
As previously mentioned, the upper quad differentialamplifier may be operated either in a linear or a saturatedmode. Approximate gain expressions have been developedfor the MC1496 for a low–level modulating signal input andthe following carrier input conditions:
1) Low–level dc2) High–level dc3) Low–level ac4) High–level ac
These gains are summarized in Figure 25, along with thefrequency components contained in the output signal.
APPLICATIONS INFORMATIONDouble sideband suppressed carrier modulation is the
basic application of the MC1496. The suggested circuit forthis application is shown on the front page of this data sheet.
In some applications, it may be necessary to operate theMC1496 with a single dc supply voltage instead of dualsupplies. Figure 26 shows a balanced modulator designedfor operation with a single 12 Vdc supply. Performance of thiscircuit is similar to that of the dual supply modulator.
AM ModulatorThe circuit shown in Figure 27 may be used as an
amplitude modulator with a minor modification.
All that is required to shift from suppressed carrier to AMoperation is to adjust the carrier null potentiometer for theproper amount of carrier insertion in the output signal.
However, the suppressed carrier null circuitry as shown inFigure 27 does not have sufficient adjustment range.Therefore, the modulator may be modified for AM operationby changing two resistor values in the null circuit as shown inFigure 28.
Product DetectorThe MC1496 makes an excellent SSB product detector
(see Figure 29).This product detector has a sensitivity of 3.0 microvolts
and a dynamic range of 90 dB when operating at anintermediate frequency of 9.0 MHz.
The detector is broadband for the entire high frequencyrange. For operation at very low intermediate frequenciesdown to 50 kHz the 0.1 µF capacitors on Pins 8 and 10should be increased to 1.0 µF. Also, the output filter at Pin 12can be tailored to a specific intermediate frequency and audioamplifier input impedance.
As in all applications of the MC1496, the emitter resistancebetween Pins 2 and 3 may be increased or decreased toadjust circuit gain, sensitivity, and dynamic range.
This circuit may also be used as an AM detector byintroducing carrier signal at the carrier input and an AM signalat the SSB input.
The carrier signal may be derived from the intermediatefrequency signal or generated locally. The carrier signal maybe introduced with or without modulation, provided its level issufficiently high to saturate the upper quad differential
MC1496, B
9MOTOROLA ANALOG IC DEVICE DATA
amplifier. If the carrier signal is modulated, a 300 mVrmsinput level is recommended.
Doubly Balanced MixerThe MC1496 may be used as a doubly balanced mixer
with either broadband or tuned narrow band input and outputnetworks.
The local oscillator signal is introduced at the carrier inputport with a recommended amplitude of 100 mVrms.
Figure 30 shows a mixer with a broadband input and atuned output.
Frequency DoublerThe MC1496 will operate as a frequency doubler by
introducing the same frequency at both input ports.
Figures 31 and 32 show a broadband frequency doublerand a tuned output very high frequency (VHF) doubler,respectively.
Phase Detection and FM DetectionThe MC1496 will function as a phase detector. High–level
input signals are introduced at both inputs. When both inputsare at the same frequency the MC1496 will deliver an outputwhich is a function of the phase difference between the twoinput signals.
An FM detector may be constructed by using the phasedetector principle. A tuned circuit is added at one of the inputsto cause the two input signals to vary in phase as a functionof frequency. The MC1496 will then provide an output whichis a function of the input signal frequency.
VS
DSB
MC1496
VCC12 Vdc
–
R1
+
Carrier Input60 mVrms
CarrierInput
1.0 k1.0 k
Carrier Null
Carrier Adjust
1.0 k
Re 1.0 k2RL
3.9 k3 RL3.9 k
–Vo
+Vo
12
6
6.8 kI5VEE–8.0 Vdc
10 k10 k 51 51Modulating
SignalInput
VC
14 5
0.1 µF
0.1 µF
50 k
+ –
MC1496
Output
0.1 µF
0.1 µF0.1 µF
VCC12 Vdc
10 k 100 100
10 k
3.0 k 3.0 k1.0 k
1.3 k820
50 k10 k
10 µF15 V
Signal Input300 mVrms
Modulating
CarrierNull
+25 µF
15 V51
25 µF15 V
2 3
14 5
ModulatingSignalInput
VS
VC
1.0 µF
CarrierInput
50 k750 51 51750
VEE–8.0 Vdc
15 6.8 k
RL3.9 k
Re 1.0 k2 3
14 5
0.1 µF
–Vo
+Vo
VCC12 Vdc
51
51
1.0 k1.0 k
MC1496
2 3
14 5
MC1496
1.3 k820
1.0 k
Carrier Input300 mVrms
SSB Input
51100 3.0 k 3.0 k
0.005µF10 k
0.1µF
1.0 k
0.1 µF0.1 µF
0.1 µF
0.1 µF
VCC12 Vdc
AFOutput
RL 10 k
0.005µF
TYPICAL APPLICATIONS
1.0 k
8
41
10
12
6
12
6
12
6
RL3.9 k
8
41
10
8
41
108
41
10
Figure 26. Balanced Modulator(12 Vdc Single Supply) Figure 27. Balanced Modulator–Demodulator
Figure 28. AM Modulator CircuitFigure 29. Product Detector
(12 Vdc Single Supply)
1.0 k
0.005µF
MC1496, B
10 MOTOROLA ANALOG IC DEVICE DATA
(f
+ 2
f )
C
S
C
S
C
S
RFC100 µH
(2f
– 2
f )
fCfS
fC ± fS
fC ± nfSnfC
nfC ± nfS
DEFINITIONS
Figure 30. Doubly Balanced Mixer(Broadband Inputs, 9.0 MHz Tuned Output) Figure 31. Low–Frequency Doubler
Frequency Balanced Modulator Spectrum
L1 = 44 Turns AWG No. 28 Enameled Wire, Woundon Micrometals Type 44–6 Toroid Core.
VCC+8.0 Vdc1.0 k1.0 k
Null Adjust
0.001 µF
512 3
5
6.8 kVEE–8.0 Vdc
10 k 5151
10 k
MC1496
0.001 µF
LocalOscillator
Input
RF Input
100 mVrms
50 k
0.001 µF9.5 µF
L1
5.0–80pF 90–480 pF
9.0 MHzOutputRL = 50Ω
0.01µF
VCC12 Vdc
3.9 k3.9 k
5
2 3
MC1496
6.8 kI5
VEE–8.0 Vdc
1.0 k
10 k 10 k
100
100
100 µF 15 Vdc
100 µF25 Vdc
+–
–+
100C2
100 µF15 Vdc Max
1.0 k
1.0 k
C2
50 k
Balance
Input15 mVrms
L1 = 1 Turn AWGNo. 18 Wire, 7/32″ IDBalance
MC1496
300 MHzOutputRL = 50Ω
1.0–10 pF
L118 nH
RFC0.68 µH
0.001µF
0.001µF
1.0 k1.0 k
VCC+8.0 Vdc
Output
100
0.001 µF150 MHz
Input
10 k10 k 100
50 k
2 3
18 pF
6.8 k
AMPL
ITU
DE
(f ) C
C
S
100
V+
VEE–8.0 Vdc
(f
– 2
f )
C
S
(f
– f
)
(f
+ f
)
(2f
–
2f
)
(2f
+ 2
f )
(2f
+
2f
)
(3f
–
2f
)
(3f
–
f )
(3f
)
(3f
+
f )
(3f
+
2f
)
C
C
S
C
S
C
S C
S
C
S C
S
C
S
(2f
) C
8
4
110
12
68
4
110
8
4
1
10
12
6
14 5
14
14
12
6
Figure 32. 150 to 300 MHz Doubler
Carrier FundamentalModulating SignalFundamental Carrier Sidebands
Fundamental Carrier Sideband HarmonicsCarrier HarmonicsCarrier Harmonic Sidebands
1.0–10 pF
MC1496, B
11MOTOROLA ANALOG IC DEVICE DATA
OUTLINE DIMENSIONS
NOTES:1. DIMENSIONING AND TOLERANCING PER ANSI
Y14.5M, 1982.2. CONTROLLING DIMENSION: MILLIMETER.3. DIMENSIONS A AND B DO NOT INCLUDE
MOLD PROTRUSION.4. MAXIMUM MOLD PROTRUSION 0.15 (0.006)
PER SIDE.5. DIMENSION D DOES NOT INCLUDE DAMBAR
PROTRUSION. ALLOWABLE DAMBARPROTRUSION SHALL BE 0.127 (0.005) TOTALIN EXCESS OF THE D DIMENSION ATMAXIMUM MATERIAL CONDITION.
–A–
–B–
G
P 7 PL
14 8
71M0.25 (0.010) B M
SBM0.25 (0.010) A ST
–T–
FR X 45
SEATINGPLANE
D 14 PL K
C
JM
DIM MIN MAX MIN MAXINCHESMILLIMETERS
A 8.55 8.75 0.337 0.344B 3.80 4.00 0.150 0.157C 1.35 1.75 0.054 0.068D 0.35 0.49 0.014 0.019F 0.40 1.25 0.016 0.049G 1.27 BSC 0.050 BSCJ 0.19 0.25 0.008 0.009K 0.10 0.25 0.004 0.009M 0 7 0 7 P 5.80 6.20 0.228 0.244R 0.25 0.50 0.010 0.019
NOTES:1. LEADS WITHIN 0.13 (0.005) RADIUS OF TRUE
POSITION AT SEATING PLANE AT MAXIMUMMATERIAL CONDITION.
2. DIMENSION L TO CENTER OF LEADS WHENFORMED PARALLEL.
3. DIMENSION B DOES NOT INCLUDE MOLDFLASH.
4. ROUNDED CORNERS OPTIONAL.1 7
14 8
B
A
F
H G DK
C
N
L
J
M
SEATINGPLANE
DIM MIN MAX MIN MAXMILLIMETERSINCHES
A 0.715 0.770 18.16 19.56B 0.240 0.260 6.10 6.60C 0.145 0.185 3.69 4.69D 0.015 0.021 0.38 0.53F 0.040 0.070 1.02 1.78G 0.100 BSC 2.54 BSCH 0.052 0.095 1.32 2.41J 0.008 0.015 0.20 0.38K 0.115 0.135 2.92 3.43L 0.300 BSC 7.62 BSCM 0 10 0 10 N 0.015 0.039 0.39 1.01
D SUFFIXPLASTIC PACKAGE
CASE 751A–03(SO–14)ISSUE F
P SUFFIXPLASTIC PACKAGE
CASE 646–06ISSUE L
MC1496, B
12 MOTOROLA ANALOG IC DEVICE DATA
Motorola reserves the right to make changes without further notice to any products herein. Motorola makes no warranty, representation or guarantee regardingthe suitability of its products for any particular purpose, nor does Motorola assume any liability arising out of the application or use of any product or circuit, andspecifically disclaims any and all liability, including without limitation consequential or incidental damages. “Typical” parameters which may be provided in Motoroladata sheets and/or specifications can and do vary in different applications and actual performance may vary over time. All operating parameters, including “Typicals”must be validated for each customer application by customer’s technical experts. Motorola does not convey any license under its patent rights nor the rights ofothers. Motorola products are not designed, intended, or authorized for use as components in systems intended for surgical implant into the body, or otherapplications intended to support or sustain life, or for any other application in which the failure of the Motorola product could create a situation where personal injuryor death may occur. Should Buyer purchase or use Motorola products for any such unintended or unauthorized application, Buyer shall indemnify and hold Motorolaand its officers, employees, subsidiaries, affiliates, and distributors harmless against all claims, costs, damages, and expenses, and reasonable attorney feesarising out of, directly or indirectly, any claim of personal injury or death associated with such unintended or unauthorized use, even if such claim alleges thatMotorola was negligent regarding the design or manufacture of the part. Motorola and are registered trademarks of Motorola, Inc. Motorola, Inc. is an EqualOpportunity/Affirmative Action Employer.
How to reach us:USA/EUROPE/Locations Not Listed : Motorola Literature Distribution; JAPAN : Nippon Motorola Ltd.; Tatsumi–SPD–JLDC, 6F Seibu–Butsuryu–Center,P.O. Box 20912; Phoenix, Arizona 85036. 1–800–441–2447 or 602–303–5454 3–14–2 Tatsumi Koto–Ku, Tokyo 135, Japan. 03–81–3521–8315
MFAX: [email protected] – TOUCHTONE 602–244–6609 ASIA/PACIFIC : Motorola Semiconductors H.K. Ltd.; 8B Tai Ping Industrial Park, INTERNET: http://Design–NET.com 51 Ting Kok Road, Tai Po, N.T., Hong Kong. 852–26629298
MC1496/D
◊
LM565/LM565CPhase Locked LoopGeneral DescriptionThe LM565 and LM565C are general purpose phase lockedloops containing a stable, highly linear voltage controlled os-cillator for low distortion FM demodulation, and a double bal-anced phase detector with good carrier suppression. TheVCO frequency is set with an external resistor and capacitor,and a tuning range of 10:1 can be obtained with the samecapacitor. The characteristics of the closed loopsystem — bandwidth, response speed, capture and pull inrange — may be adjusted over a wide range with an externalresistor and capacitor. The loop may be broken between theVCO and the phase detector for insertion of a digital fre-quency divider to obtain frequency multiplication.
The LM565H is specified for operation over the −55˚C to+125˚C military temperature range. The LM565CN is speci-fied for operation over the 0˚C to +70˚C temperature range.
Featuresn 200 ppm/˚C frequency stability of the VCOn Power supply range of ±5 to ±12 volts with 100 ppm/%
typical
n 0.2% linearity of demodulated outputn Linear triangle wave with in phase zero crossings
availablen TTL and DTL compatible phase detector input and
square wave outputn Adjustable hold in range from ±1% to > ±60%
Applicationsn Data and tape synchronizationn Modemsn FSK demodulationn FM demodulationn Frequency synthesizern Tone decodingn Frequency multiplication and divisionn SCA demodulatorsn Telemetry receiversn Signal regenerationn Coherent demodulators
Connection Diagrams
Metal Can Package
DS007853-2
Order Number LM565HSee NS Package Number H10C
Dual-in-Line Package
DS007853-3
Order Number LM565CNSee NS Package Number N14A
May 1999
LM565/LM
565CP
haseLocked
Loop
© 1999 National Semiconductor Corporation DS007853 www.national.com
Absolute Maximum Ratings (Note 1)
If Military/Aerospace specified devices are required,please contact the National Semiconductor Sales Office/Distributors for availability and specifications.
Supply Voltage ±12VPower Dissipation (Note 2) 1400 mWDifferential Input Voltage ±1V
Operating Temperature RangeLM565H −55˚C to +125˚CLM565CN 0˚C to +70˚C
Storage Temperature Range −65˚C to +150˚CLead Temperature
(Soldering, 10 sec.) 260˚C
Electrical CharacteristicsAC Test Circuit, TA = 25˚C, VCC = ±6V
Parameter ConditionsLM565 LM565C
UnitsMin Typ Max Min Typ Max
Power Supply Current 8.0 12.5 8.0 12.5 mA
Input Impedance (Pins 2, 3) −4V < V2, V3 < 0V 7 10 5 kΩVCO Maximum OperatingFrequency
Co = 2.7 pF300 500 250 500 kHz
VCO Free-Running Frequency Co = 1.5 nFRo = 20 kΩfo = 10 kHz
−10 0 +10 −30 0 +30 %
Operating FrequencyTemperature Coefficient
−100 −200 ppm/˚C
Frequency Drift withSupply Voltage
0.1 1.0 0.2 1.5 %/V
Triangle Wave Output Voltage 2 2.4 3 2 2.4 3 Vp-p
Triangle Wave Output Linearity 0.2 0.5 %
Square Wave Output Level 4.7 5.4 4.7 5.4 Vp-p
Output Impedance (Pin 4) 5 5 kΩSquare Wave Duty Cycle 45 50 55 40 50 60 %
Square Wave Rise Time 20 20 ns
Square Wave Fall Time 50 50 ns
Output Current Sink (Pin 4) 0.6 1 0.6 1 mA
VCO Sensitivity fo = 10 kHz 6600 6600 Hz/V
Demodulated Output Voltage(Pin 7)
±10% Frequency Deviation250 300 400 200 300 450 mVp-p
Total Harmonic Distortion ±10% Frequency Deviation 0.2 0.75 0.2 1.5 %
Output Impedance (Pin 7) 3.5 3.5 kΩDC Level (Pin 7) 4.25 4.5 4.75 4.0 4.5 5.0 V
Output Offset Voltage|V7 − V6|
30 100 50 200 mV
Temperature Drift of |V7 − V6| 500 500 µV/˚C
AM Rejection 30 40 40 dB
Phase Detector Sensitivity KD 0.68 0.68 V/radian
Note 1: Absolute Maximum Ratings indicate limits beyond which damage to the device may occur. Operating Ratings indicate conditions for which the device is func-tional, but do not guarantee specific performance limits. Electrical Characteristics state DC and AC electrical specifications under particular test conditions which guar-antee specific performance limits. This assumes that the device is within the Operating Ratings. Specifications are not guaranteed for parameters where no limit isgiven, however, the typical value is a good indication of device performance.
Note 2: The maximum junction temperature of the LM565 and LM565C is +150˚C. For operation at elevated temperatures, devices in the TO-5 package must bederated based on a thermal resistance of +150˚C/W junction to ambient or +45˚C/W junction to case. Thermal resistance of the dual-in-line package is +85˚C/W.
www.national.com 2
Typical Performance Characteristics
Power Supply Current as aFunction of Supply Voltage
DS007853-14
Lock Range as a Functionof Input Voltage
DS007853-15
VCO Frequency
DS007853-16
Oscillator OutputWaveforms
DS007853-17
Phase Shift vs Frequency
DS007853-18
VCO Frequency as aFunction of Temperature
DS007853-19
Loop Gain vs LoadResistance
DS007853-20
Hold in Range as aFunction of R 6–7
DS007853-21
www.national.com3
Schematic Diagram
DS
0078
53-1
www.national.com 4
AC Test Circuit
Typical Applications
DS007853-5
Note: S1 open for output offset voltage (V7 − V6) measurement.
2400 Hz Synchronous AM Demodulator
DS007853-6
www.national.com5
Typical Applications (Continued)
FSK Demodulator (2025–2225 cps)
DS007853-7
FSK Demodulator with DC Restoration
DS007853-8
www.national.com 6
Typical Applications (Continued)
Frequency Multiplier (x10)
DS007853-9
IRIG Channel 13 Demodulator
DS007853-10
www.national.com7
Applications InformationIn designing with phase locked loops such as the LM565, theimportant parameters of interest are:
FREE RUNNING FREQUENCY
LOOP GAIN: relates the amount of phase change betweenthe input signal and the VCO signal for a shift in input signalfrequency (assuming the loop remains in lock). In servotheory, this is called the “velocity error coefficient.”
The loop gain of the LM565 is dependent on supply voltage,and may be found from:
fo = VCO frequency in Hz
Vc = total supply voltage to circuit
Loop gain may be reduced by connecting a resistor betweenpins 6 and 7; this reduces the load impedance on the outputamplifier and hence the loop gain.
HOLD IN RANGE: the range of frequencies that the loop willremain in lock after initially being locked.
fo= free running frequency of VCO
Vc= total supply voltage to the circuit
THE LOOP FILTER
In almost all applications, it will be desirable to filter the sig-nal at the output of the phase detector (pin 7); this filter maytake one of two forms:
A simple lag filter may be used for wide closed loop band-width applications such as modulation following where thefrequency deviation of the carrier is fairly high (greater than10%), or where wideband modulating signals must be fol-lowed.
The natural bandwidth of the closed loop response may befound from:
Associated with this is a damping factor:
For narrow band applications where a narrow noise band-width is desired, such as applications involving tracking aslowly varying carrier, a lead lag filter should be used. In gen-eral, if 1/R1C1 < Ko KD, the damping factor for the loop be-comes quite small resulting in large overshoot and possibleinstability in the transient response of the loop. In this case,the natural frequency of the loop may be found from
R2 is selected to produce a desired damping factor δ, usuallybetween 0.5 and 1.0. The damping factor is found from theapproximation:
δ ) π τ2fnThese two equations are plotted for convenience.
Simple Lead Filter
DS007853-11
Lag-Lead Filter
DS007853-12
Filter Time Constant vs Natural Frequency
DS007853-13
www.national.com 8
Applications Information (Continued) Capacitor C2 should be much smaller than C1 since its func-tion is to provide filtering of carrier. In general C2 ≤ 0.1 C1.
Damping Time Constant vs Natural Frequency
DS007853-14
www.national.com9
Physical Dimensions inches (millimeters) unless otherwise noted
Metal Can Package (H)Order Number LM565H
NS Package Number H10C
Dual-In-Line Package (N)Order Number LM565CN
NS Package Number N14A
www.national.com 10
Notes
LIFE SUPPORT POLICY
NATIONAL’S PRODUCTS ARE NOT AUTHORIZED FOR USE AS CRITICAL COMPONENTS IN LIFE SUPPORTDEVICES OR SYSTEMS WITHOUT THE EXPRESS WRITTEN APPROVAL OF THE PRESIDENT AND GENERALCOUNSEL OF NATIONAL SEMICONDUCTOR CORPORATION. As used herein:
1. Life support devices or systems are devices orsystems which, (a) are intended for surgical implantinto the body, or (b) support or sustain life, andwhose failure to perform when properly used inaccordance with instructions for use provided in thelabeling, can be reasonably expected to result in asignificant injury to the user.
2. A critical component is any component of a lifesupport device or system whose failure to performcan be reasonably expected to cause the failure ofthe life support device or system, or to affect itssafety or effectiveness.
National SemiconductorCorporationAmericasTel: 1-800-272-9959Fax: 1-800-737-7018Email: [email protected]
National SemiconductorEurope
Fax: +49 (0) 1 80-530 85 86Email: [email protected]
Deutsch Tel: +49 (0) 1 80-530 85 85English Tel: +49 (0) 1 80-532 78 32Français Tel: +49 (0) 1 80-532 93 58Italiano Tel: +49 (0) 1 80-534 16 80
National SemiconductorAsia Pacific CustomerResponse GroupTel: 65-2544466Fax: 65-2504466Email: [email protected]
National SemiconductorJapan Ltd.Tel: 81-3-5639-7560Fax: 81-3-5639-7507
www.national.com
LM565/LM
565CP
haseLocked
Loop
National does not assume any responsibility for use of any circuitry described, no circuit patent licenses are implied and National reserves the right at any time without notice to change said circuitry and specifications.
© 2000 Fairchild Semiconductor Corporation DS006380 www.fairchildsemi.com
August 1986
Revised March 2000
DM
74LS
86 Qu
ad 2-In
pu
t Exclu
sive-OR
Gate
DM74LS86Quad 2-Input Exclusive-OR Gate
General DescriptionThis device contains four independent gates each of whichperforms the logic exclusive-OR function.
Ordering Code:
Devices also available in Tape and Reel. Specify by appending the suffix letter “X” to the ordering code.
Connection Diagram Function TableY = A ⊕ B = A B + AB
H = HIGH Logic Level
L = LOW Logic Level
Order Number Package Number Package Description
DM74LS86M M14A 14-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-120, 0.150 Narrow
DM74LS86SJ M14D 14-Lead Small Outline Package (SOP), EIAJ TYPE II, 5.3mm Wide
DM74LS86N N14A 14-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300 Wide
Inputs Output
A B Y
L L L
L H H
H L H
H H L
www.fairchildsemi.com 2
DM
74L
S86 Absolute Maximum Ratings(Note 1)
Note 1: The “Absolute Maximum Ratings” are those values beyond whichthe safety of the device cannot be guaranteed. The device should not beoperated at these limits. The parametric values defined in the ElectricalCharacteristics tables are not guaranteed at the absolute maximum ratings.The “Recommended Operating Conditions” table will define the conditionsfor actual device operation.
Recommended Operating Conditions
Electrical Characteristics over recommended operating free air temperature range (unless otherwise noted)
Note 2: All typicals are at VCC = 5V, TA = 25°C.
Note 3: Not more than one output should be shorted at a time, and the duration should not exceed one second.
Note 4: ICCH is measured with all outputs OPEN, one input at each gate at 4.5V, and the other inputs grounded.
Note 5: ICCL is measured with all outputs OPEN and all inputs grounded.
Switching Characteristics at VCC = 5V and TA = 25°C
Supply Voltage 7V
Input Voltage 7V
Operating Free Air Temperature Range 0°C to +70°C
Storage Temperature Range −65°C to +150°C
Symbol Parameter Min Nom Max Units
VCC Supply Voltage 4.75 5 5.25 V
VIH HIGH Level Input Voltage 2 V
VIL LOW Level Input Voltage 0.8 V
IOH HIGH Level Output Current −0.4 mA
IOL LOW Level Output Current 8 mA
TA Free Air Operating Temperature 0 70 °C
Symbol Parameter Conditions MinTyp
Max Units(Note 2)
VI Input Clamp Voltage VCC = Min, II = −18 mA −1.5 V
VOH HIGH Level VCC = Min, IOH = Max,2.7 3.4 V
Output Voltage VIL = Max, VIH = Min
VOL LOW Level VCC = Min, IOL = Max,0.35 0.5
Output Voltage VIL = Max, VIH = Min V
IOL = 4 mA, VCC = Min 0.25 0.4
II Input Current @ Max Input Voltage VCC = Max, VI = 7V 0.2 mA
IIH HIGH Level Input Current VCC = Max, VI = 2.7V 40 µA
IIL LOW Level Input Current VCC = Max, VI = 0.4V −0.6 mA
IOS Short Circuit Output Current VCC = Max (Note 3) −20 −100 mA
ICCH Supply Current with Outputs HIGH VCC = Max (Note 4) 6.1 10 mA
ICCL Supply Current with Outputs LOW VCC = Max (Note 5) 9 15 mA
RL = 2 kΩ
Symbol Parameter Conditions CL = 15 pF CL = 50 pF Units
Min Max Min Max
tPLH Propagation Delay Time Other18 23 ns
LOW-to-HIGH Level Output Input
tPHL Propagation Delay Time Low17 21 ns
HIGH-to-LOW Level Output
tPLH Propagation Delay Time Other10 15 ns
LOW-to-HIGH Level Output Input
tPHL Propagation Delay Time High12 15 ns
HIGH-to-LOW Level Output
3 www.fairchildsemi.com
DM
74LS
86Physical Dimensions inches (millimeters) unless otherwise noted
14-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-120, 0.150 NarrowPackage Number M14A
www.fairchildsemi.com 4
DM
74L
S86 Physical Dimensions inches (millimeters) unless otherwise noted (Continued)
14-Lead Small Outline Package (SOP), EIAJ TYPE II, 5.3mm WidePackage Number M14D
5 www.fairchildsemi.com
DM
74LS
86 Qu
ad 2-In
pu
t Exclu
sive-OR
Gate
Physical Dimensions inches (millimeters) unless otherwise noted (Continued)
14-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300 WidePackage Number N14A
Fairchild does not assume any responsibility for use of any circuitry described, no circuit patent licenses are implied andFairchild reserves the right at any time without notice to change said circuitry and specifications.
LIFE SUPPORT POLICY
FAIRCHILD’S PRODUCTS ARE NOT AUTHORIZED FOR USE AS CRITICAL COMPONENTS IN LIFE SUPPORTDEVICES OR SYSTEMS WITHOUT THE EXPRESS WRITTEN APPROVAL OF THE PRESIDENT OF FAIRCHILDSEMICONDUCTOR CORPORATION. As used herein:
1. Life support devices or systems are devices or systemswhich, (a) are intended for surgical implant into thebody, or (b) support or sustain life, and (c) whose failureto perform when properly used in accordance withinstructions for use provided in the labeling, can be rea-sonably expected to result in a significant injury to theuser.
2. A critical component in any component of a life supportdevice or system whose failure to perform can be rea-sonably expected to cause the failure of the life supportdevice or system, or to affect its safety or effectiveness.
www.fairchildsemi.com
This datasheet has been downloaded from:
www.DatasheetCatalog.com
Datasheets for electronic components.
© 2000 Fairchild Semiconductor Corporation DS006439 www.fairchildsemi.com
August 1986
Revised March 2000
DM
74LS
00 Qu
ad 2-In
pu
t NA
ND
Gate
DM74LS00Quad 2-Input NAND Gate
General DescriptionThis device contains four independent gates each of whichperforms the logic NAND function.
Ordering Code:
Devices also available in Tape and Reel. Specify by appending the suffix letter “X” to the ordering code.
Connection Diagram Function TableY = AB
H = HIGH Logic Level
L = LOW Logic Level
Order Number Package Number Package Description
DM74LS00M M14A 14-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-120, 0.150 Narrow
DM74LS00SJ M14D 14-Lead Small Outline Package (SOP), EIAJ TYPE II, 5.3mm Wide
DM74LS00N N14A 14-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300 Wide
Inputs Output
A B Y
L L H
L H H
H L H
H H L
www.fairchildsemi.com 2
DM
74L
S00 Absolute Maximum Ratings(Note 1)
Note 1: The “Absolute Maximum Ratings” are those values beyond whichthe safety of the device cannot be guaranteed. The device should not beoperated at these limits. The parametric values defined in the ElectricalCharacteristics tables are not guaranteed at the absolute maximum ratings.The “Recommended Operating Conditions” table will define the conditionsfor actual device operation.
Recommended Operating Conditions
Electrical Characteristics over recommended operating free air temperature range (unless otherwise noted)
Note 2: All typicals are at VCC = 5V, TA = 25°C.
Note 3: Not more than one output should be shorted at a time, and the duration should not exceed one second.
Switching Characteristics at VCC = 5V and TA = 25°C
Supply Voltage 7V
Input Voltage 7V
Operating Free Air Temperature Range 0°C to +70°C
Storage Temperature Range −65°C to +150°C
Symbol Parameter Min Nom Max Units
VCC Supply Voltage 4.75 5 5.25 V
VIH HIGH Level Input Voltage 2 V
VIL LOW Level Input Voltage 0.8 V
IOH HIGH Level Output Current −0.4 mA
IOL LOW Level Output Current 8 mA
TA Free Air Operating Temperature 0 70 °C
Symbol Parameter Conditions MinTyp
Max Units(Note 2)
VI Input Clamp Voltage VCC = Min, II = −18 mA −1.5 V
VOH HIGH Level VCC = Min, IOH = Max,2.7 3.4 V
Output Voltage VIL = Max
VOL LOW Level VCC = Min, IOL = Max,0.35 0.5
Output Voltage VIH = Min V
IOL = 4 mA, VCC = Min 0.25 0.4
II Input Current @ Max Input Voltage VCC = Max, VI = 7V 0.1 mA
IIH HIGH Level Input Current VCC = Max, VI = 2.7V 20 µA
IIL LOW Level Input Current VCC = Max, VI = 0.4V −0.36 mA
IOS Short Circuit Output Current VCC = Max (Note 3) −20 −100 mA
ICCH Supply Current with Outputs HIGH VCC = Max 0.8 1.6 mA
ICCL Supply Current with Outputs LOW VCC = Max 2.4 4.4 mA
RL = 2 kΩ
Symbol Parameter CL = 15 pF CL = 50 pF Units
Min Max Min Max
tPLH Propagation Delay Time3 10 4 15 ns
LOW-to-HIGH Level Output
tPHL Propagation Delay Time3 10 4 15 ns
HIGH-to-LOW Level Output
3 www.fairchildsemi.com
DM
74LS
00Physical Dimensions inches (millimeters) unless otherwise noted
14-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-120, 0.150 NarrowPackage Number M14A
www.fairchildsemi.com 4
DM
74L
S00 Physical Dimensions inches (millimeters) unless otherwise noted (Continued)
14-Lead Small Outline Package (SOP), EIAJ TYPE II, 5.3mm WidePackage Number M14D
5 www.fairchildsemi.com
DM
74LS
00 Qu
ad 2-In
pu
t NA
ND
Gate
Physical Dimensions inches (millimeters) unless otherwise noted (Continued)
14-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300 WidePackage Number N14A
Fairchild does not assume any responsibility for use of any circuitry described, no circuit patent licenses are implied andFairchild reserves the right at any time without notice to change said circuitry and specifications.
LIFE SUPPORT POLICY
FAIRCHILD’S PRODUCTS ARE NOT AUTHORIZED FOR USE AS CRITICAL COMPONENTS IN LIFE SUPPORTDEVICES OR SYSTEMS WITHOUT THE EXPRESS WRITTEN APPROVAL OF THE PRESIDENT OF FAIRCHILDSEMICONDUCTOR CORPORATION. As used herein:
1. Life support devices or systems are devices or systemswhich, (a) are intended for surgical implant into thebody, or (b) support or sustain life, and (c) whose failureto perform when properly used in accordance withinstructions for use provided in the labeling, can be rea-sonably expected to result in a significant injury to theuser.
2. A critical component in any component of a life supportdevice or system whose failure to perform can be rea-sonably expected to cause the failure of the life supportdevice or system, or to affect its safety or effectiveness.
www.fairchildsemi.com
This datasheet has been downloaded from:
www.DatasheetCatalog.com
Datasheets for electronic components.
Hitachi CodeJEDECEIAJWeight (reference value)
DP-16ConformsConforms1.07 g
Unit: mm
6.30
19.20
16 9
811.3
20.00 Max
7.4
0 M
ax
7.62
0.25+ 0.13– 0.052.54 ± 0.25 0.48 ± 0.10 0.
51 M
in
2.54
Min
5.06
Max
0° – 15°
1.11 Max
Hitachi CodeJEDECEIAJWeight (reference value)
FP-16DA—Conforms0.24 g
Unit: mm
*Dimension including the plating thicknessBase material dimension
*0.2
2 ±
0.05
*0.42 ± 0.08
0.12
0.15
M
2.20
Max
5.5
10.06
0.80 Max
16 9
1 8
10.5 Max
+ 0.20– 0.307.80
0.70 ± 0.20
0° – 8°
0.10
± 0
.10
1.15
1.27
0.40 ± 0.06
0.20
± 0
.04
Hitachi CodeJEDECEIAJWeight (reference value)
FP-16DNConformsConforms0.15 g
Unit: mm
*Dimension including the plating thicknessBase material dimension
1.27
16 9
1 8
0.15
0.25 M
1.75
Max
3.95
*0.2
2 ±
0.03
9.9
0° – 8°
10.3 Max
+ 0.10– 0.306.10
+ 0.67– 0.200.60
+ 0
.11
– 0.
040.
14
*0.42 ± 0.08
0.635 Max
0.40 ± 0.06
0.20
± 0
.03
1.08
Cautions
1. Hitachi neither warrants nor grants licenses of any rights of Hitachi’s or any third party’s patent,copyright, trademark, or other intellectual property rights for information contained in this document.Hitachi bears no responsibility for problems that may arise with third party’s rights, includingintellectual property rights, in connection with use of the information contained in this document.
2. Products and product specifications may be subject to change without notice. Confirm that you havereceived the latest product standards or specifications before final design, purchase or use.
3. Hitachi makes every attempt to ensure that its products are of high quality and reliability. However,contact Hitachi’s sales office before using the product in an application that demands especially highquality and reliability or where its failure or malfunction may directly threaten human life or cause riskof bodily injury, such as aerospace, aeronautics, nuclear power, combustion control, transportation,traffic, safety equipment or medical equipment for life support.
4. Design your application so that the product is used within the ranges guaranteed by Hitachi particularlyfor maximum rating, operating supply voltage range, heat radiation characteristics, installationconditions and other characteristics. Hitachi bears no responsibility for failure or damage when usedbeyond the guaranteed ranges. Even within the guaranteed ranges, consider normally foreseeablefailure rates or failure modes in semiconductor devices and employ systemic measures such as fail-safes, so that the equipment incorporating Hitachi product does not cause bodily injury, fire or otherconsequential damage due to operation of the Hitachi product.
5. This product is not designed to be radiation resistant.
6. No one is permitted to reproduce or duplicate, in any form, the whole or part of this document withoutwritten approval from Hitachi.
7. Contact Hitachi’s sales office for any questions regarding this document or Hitachi semiconductorproducts.
Hitachi, Ltd.Semiconductor & Integrated Circuits.Nippon Bldg., 2-6-2, Ohte-machi, Chiyoda-ku, Tokyo 100-0004, JapanTel: Tokyo (03) 3270-2111 Fax: (03) 3270-5109
Copyright ' Hitachi, Ltd., 1999. All rights reserved. Printed in Japan.
Hitachi Asia Pte. Ltd.16 Collyer Quay #20-00Hitachi TowerSingapore 049318Tel: 535-2100Fax: 535-1533
URL NorthAmerica : http:semiconductor.hitachi.com/Europe : http://www.hitachi-eu.com/hel/ecgAsia (Singapore) : http://www.has.hitachi.com.sg/grp3/sicd/index.htmAsia (Taiwan) : http://www.hitachi.com.tw/E/Product/SICD_Frame.htmAsia (HongKong) : http://www.hitachi.com.hk/eng/bo/grp3/index.htmJapan : http://www.hitachi.co.jp/Sicd/indx.htm
Hitachi Asia Ltd.Taipei Branch Office3F, Hung Kuo Building. No.167, Tun-Hwa North Road, Taipei (105)Tel: <886> (2) 2718-3666Fax: <886> (2) 2718-8180
Hitachi Asia (Hong Kong) Ltd.Group III (Electronic Components)7/F., North Tower, World Finance Centre,Harbour City, Canton Road, Tsim Sha Tsui,Kowloon, Hong KongTel: <852> (2) 735 9218Fax: <852> (2) 730 0281 Telex: 40815 HITEC HXHitachi Europe Ltd.
Electronic Components Group.Whitebrook ParkLower Cookham RoadMaidenheadBerkshire SL6 8YA, United KingdomTel: <44> (1628) 585000Fax: <44> (1628) 778322
Hitachi Europe GmbHElectronic components GroupDornacher Stra§e 3D-85622 Feldkirchen, MunichGermanyTel: <49> (89) 9 9180-0Fax: <49> (89) 9 29 30 00
Hitachi Semiconductor (America) Inc.179 East Tasman Drive,San Jose,CA 95134 Tel: <1> (408) 433-1990Fax: <1>(408) 433-0223
For further information write to:
TL/F/6373
54LS74/D
M54LS74A
/D
M74LS74A
DualPositiv
e-E
dge-T
riggere
dD
Flip
-Flo
ps
with
Pre
set,
Cle
arand
Com
ple
menta
ryO
utp
uts
June 1989
54LS74/DM54LS74A/DM74LS74ADual Positive-Edge-Triggered D Flip-Flopswith Preset, Clear and Complementary Outputs
General DescriptionThis device contains two independent positive-edge-trig-
gered D flip-flops with complementary outputs. The informa-
tion on the D input is accepted by the flip-flops on the posi-
tive going edge of the clock pulse. The triggering occurs at a
voltage level and is not directly related to the transition time
of the rising edge of the clock. The data on the D input may
be changed while the clock is low or high without affecting
the outputs as long as the data setup and hold times are not
violated. A low logic level on the preset or clear inputs will
set or reset the outputs regardless of the logic levels of the
other inputs.
FeaturesY Alternate military/aerospace device (54LS74) is avail-
able. Contact a National Semiconductor Sales Office/
Distributor for specifications.
Connection Diagram
Dual-In-Line Package
TL/F/6373–1
Order Number 54LS74DMQB, 54LS74FMQB, 54LS74LMQB,
DM54LS74AJ, DM54LS74AW, DM74LS74AM or DM74LS74AN
See NS Package Number E20A, J14A, M14A, N14A or W14B
Function Table
Inputs Outputs
PR CLR CLK D Q Q
L H X X H L
H L X X L H
L L X X H* H*H H u H H L
H H u L L H
H H L X Q0 Q0
H e High Logic Level
X e Either Low or High Logic Level
L e Low Logic Level
u e Positive-going Transition
* e This configuration is nonstable; that is, it will not persist when either the preset
and/or clear inputs return to their inactive (high) level.
Q0 e The output logic level of Q before the indicated input conditions were established.
C1995 National Semiconductor Corporation RRD-B30M105/Printed in U. S. A.
Absolute Maximum Ratings (Note)
If Military/Aerospace specified devices are required,
please contact the National Semiconductor Sales
Office/Distributors for availability and specifications.
Supply Voltage 7V
Input Voltage 7V
Operating Free Air Temperature Range
DM54LS and 54LS b55§C to a125§CDM74LS 0§C to a70§C
Storage Temperature Range b65§C to a150§C
Note: The ‘‘Absolute Maximum Ratings’’ are those valuesbeyond which the safety of the device cannot be guaran-teed. The device should not be operated at these limits. Theparametric values defined in the ‘‘Electrical Characteristics’’table are not guaranteed at the absolute maximum ratings.The ‘‘Recommended Operating Conditions’’ table will definethe conditions for actual device operation.
Recommended Operating Conditions
Symbol ParameterDM54LS74A DM74LS74A
UnitsMin Nom Max Min Nom Max
VCC Supply Voltage 4.5 5 5.5 4.75 5 5.25 V
VIH High Level Input Voltage 2 2 V
VIL Low Level Input Voltage 0.7 0.8 V
IOH High Level Output Current b0.4 b0.4 mA
IOL Low Level Output Current 4 8 mA
fCLK Clock Frequency (Note 2) 0 25 0 25 MHz
fCLK Clock Frequency (Note 3) 0 20 0 20 MHz
tW Pulse Width Clock High 18 18
(Note 2)Preset Low 15 15 ns
Clear Low 15 15
tW Pulse Width Clock High 25 25
(Note 3)Preset Low 20 20 ns
Clear Low 20 20
tSU Setup Time (Notes 1 and 2) 20u 20u ns
tSU Setup Time (Notes 1 and 3) 25u 25u ns
tH Hold Time (Note 1 and 4) 0u 0u ns
TA Free Air Operating Temperature b55 125 0 70 §CNote 1: The symbol (u) indicates the rising edge of the clock pulse is used for reference.
Note 2: CL e 15 pF, RL e 2 kX, TA e 25§C, and VCC e 5V.
Note 3: CL e 50 pF, RL e 2 kX, TA e 25§C, and VCC e 5V.
Note 4: TA e 25§C and VCC e 5V.
2
Electrical Characteristics over recommended operating free air temperature range (unless otherwise noted)
Symbol Parameter Conditions MinTyp
Max Units(Note 1)
VI Input Clamp Voltage VCC e Min, II e b18 mA b1.5 V
VOH High Level Output VCC e Min, IOH e Max DM54 2.5 3.4V
Voltage VIL e Max, VIH e MinDM74 2.7 3.4
VOL Low Level Output VCC e Min, IOL e Max DM54 0.25 0.4
Voltage VIL e Max, VIH e MinDM74 0.35 0.5 V
IOL e 4 mA, VCC e Min DM74 0.25 0.4
II Input Current @Max VCC e Max Data 0.1
Input Voltage VI e 7VClock 0.1
mAPreset 0.2
Clear 0.2
IIH High Level Input VCC e Max Data 20
Current VI e 2.7VClock 20
mAClear 40
Preset 40
IIL Low Level Input VCC e Max Data b0.4
Current VI e 0.4VClock b0.4
mAPreset b0.8
Clear b0.8
IOS Short Circuit VCC e Max DM54 b20 b100mA
Output Current (Note 2)DM74 b20 b100
ICC Supply Current VCC e Max (Note 3) 4 8 mA
Note 1: All typicals are at VCC e 5V, TA e 25§C.
Note 2: Not more than one output should be shorted at a time, and the duration should not exceed one second. For devices, with feedback from the outputs, where
shorting the outputs to ground may cause the outputs to change logic state an equivalent test may be performed where VO e 2.25V and 2.125V for DM54 and
DM74 series, respectively, with the minimum and maximum limits reduced by one half from their stated values. This is very useful when using automatic test
equipment.
Note 3: With all outputs open, ICC is measured with CLOCK grounded after setting the Q and Q outputs high in turn.
Switching Characteristics at VCC e 5V and TA e 25§C (See Section 1 for Test Waveforms and Output Load)
From (Input)RL e 2 kX
Symbol Parameter To (Output) CL e 15 pF CL e 50 pF Units
Min Max Min Max
fMAX Maximum Clock Frequency 25 20 MHz
tPLH Propagation Delay Time Clock to25 35 ns
Low to High Level Output Q or Q
tPHL Propagation Delay Time Clock to30 35 ns
High to Low Level Output Q or Q
tPLH Propagation Delay Time Preset25 35 ns
Low to High Level Output to Q
tPHL Propagation Delay Time Preset30 35 ns
High to Low Level Output to Q
tPLH Propagation Delay Time Clear25 35 ns
Low to High Level Output to Q
tPHL Propagation Delay Time Clear30 35 ns
High to Low Level Output to Q
3
Physical Dimensions inches (millimeters)
Ceramic Leadless Chip Carrier Package (E)
Order Number 54LS74LMQB
NS Package Number E20A
14-Lead Ceramic Dual-In-Line Package (J)
Order Number 54LS74DMQB or DM54LS74AJ
NS Package Number J14A
4
Physical Dimensions inches (millimeters) (Continued)
14-Lead Small Outline Molded Package (M)
Order Number DM74LS74AM
NS Package Number M14A
14-Lead Molded Dual-In-Line Package (N)
Order Number DM74LS74AN
NS Package Number N14A
5
54LS74/D
M54LS74A
/D
M74LS74A
DualPositiv
e-E
dge-T
riggere
dD
Flip-F
lops
with
Pre
set,
Cle
arand
Com
ple
menta
ryO
utp
uts
Physical Dimensions inches (millimeters) (Continued)
14-Lead Ceramic Flat Package (W)
Order Number 54LS74FMQB or DM54LS74AW
NS Package Number W14B
LIFE SUPPORT POLICY
NATIONAL’S PRODUCTS ARE NOT AUTHORIZED FOR USE AS CRITICAL COMPONENTS IN LIFE SUPPORT
DEVICES OR SYSTEMS WITHOUT THE EXPRESS WRITTEN APPROVAL OF THE PRESIDENT OF NATIONAL
SEMICONDUCTOR CORPORATION. As used herein:
1. Life support devices or systems are devices or 2. A critical component is any component of a life
systems which, (a) are intended for surgical implant support device or system whose failure to perform can
into the body, or (b) support or sustain life, and whose be reasonably expected to cause the failure of the life
failure to perform, when properly used in accordance support device or system, or to affect its safety or
with instructions for use provided in the labeling, can effectiveness.
be reasonably expected to result in a significant injury
to the user.
National Semiconductor National Semiconductor National Semiconductor National SemiconductorCorporation Europe Hong Kong Ltd. Japan Ltd.1111 West Bardin Road Fax: (a49) 0-180-530 85 86 13th Floor, Straight Block, Tel: 81-043-299-2309Arlington, TX 76017 Email: cnjwge@ tevm2.nsc.com Ocean Centre, 5 Canton Rd. Fax: 81-043-299-2408Tel: 1(800) 272-9959 Deutsch Tel: (a49) 0-180-530 85 85 Tsimshatsui, KowloonFax: 1(800) 737-7018 English Tel: (a49) 0-180-532 78 32 Hong Kong
Fran3ais Tel: (a49) 0-180-532 93 58 Tel: (852) 2737-1600Italiano Tel: (a49) 0-180-534 16 80 Fax: (852) 2736-9960
National does not assume any responsibility for use of any circuitry described, no circuit patent licenses are implied and National reserves the right at any time without notice to change said circuitry and specifications.
